obert Berezowsk Natala Maslennkowa Wydzał Elektronk Poltechnka Koszalńska ul. Partyzantów 7, 75-4 Koszaln Mchał Bałko Przemysław Sołtan ealzacja logk szybkego przenesena w prototype prądowym układu PG Spartan II Słowa kluczowe: układy cyfrowe, organzacja szybkego przenesena, układy reprogramowalne cyfrowe (PG) analogowe (P), meszane układy analogowocyfrowe, meszane układy reprogramowalne na wspólnym podłożu (IPSC), bramk prądowe STESZCZENIE W referace zaprezentowano prototyp bloku szybkego przenesena układu PG zbudowanego w oparcu o bramk prądowe nowe bramk logczne cechujące sę stałą wartoścą poberanego prądu w różnych trybach pracy. Celem prowadzonych przez autorów badań jest stworzene meszanego analogowo-cyfrowego układu reprogramowalnego IPSC (ang. feld programmable system-on-chp), w którym część cyfrowa jest zbudowana z bramek prądowych w celu zmnejszena jej wpływu (tzn. pozomu generowanych zakłóceń) na część analogową układu. Umeszczone w referace przykłady lustrują realzację w prototype prądowym komórk układu PG SPTN II klku standardowych układów cyfrowych (sumatora szeregowego, sumatora równoległego, bloku mnożącego) wykorzystujących mędzy nnym logkę szybkego przenesena.. WPWDZENIE ozwój współczesnej technolog VLSI stwarza teoretyczną możlwość realzacj reprogramowalnych meszanych analogowo-cyfrowych układów scalonych poprzez umeszczene układów PG P na wspólnym podłożu oraz ch połączene przez programowalne przetwornk analogowo-cyfrowe [,2,3]. Jednak, na przeszkodze do praktycznej realzacj tej de sto jeden z najważnejszych problemów projektowana analogowo-cyfrowych układów VLSI, a manowce, zmnejszene wpływu częśc cyfrowej układu (tzw. zakłóceń podłożowych) na jego część analogową [4,5]. adykalnym sposobem rozwązana wymenonego problemu jest realzacja cyfrowej częśc układu w oparcu o bramk prądowe [6,7]. Główną ch cechą jest stała wartość poberanego prądu w różnych trybach ch pracy. Z tego powodu cechują sę one znaczne mnejszym pozomem szumu cyfrowego ne zakłócają układów analogowych. prócz tego, wcześnejsze badana wykazały, że standardowe układy cyfrowe (np. sumatory, multpleksery, dekodery, operacyjne blok LU, lcznk td.) zbudowane w oparcu o bramk prądowe są prostszym logczne (pod względem lośc wykorzystanych bramek do 35%) od ch prototypów zbudowanych w oparcu o klasyczne bramk napęcowe [6,7]. Stwarza to podstawę do opracowana meszanych analogowo-cyfrowych układów na wspólnym podłożu, w szczególnośc, do wytworzena programowalnych układów scalonych typu IPSC. Dlatego w trakce wykonywanych przez autorów badań w ramach grantu KBN 7TB 004 20, korzystając ze sposobów projektowana optymalzacj cyfrowych układów prądowych
opracowane zostały prototypy rekonfgurowalnych bloków operacyjnych bloków wejścawyjśca układu PG zbudowanego w oparcu o bramk prądowe. Jako prototypy funkcjonalne projektowanych układów wybrane zostały blok operacyjne (Slce) wejścawyjśca (IB) nowoczesnego układu PG SPTN II frmy lnx (zaznaczmy, ż układy PG rodzny Vrtex mają dentyczne układy Slce). W wynku opracowane układy prądowe mają jednakowe z orygnałam wejśca, wyjśca wszystke tryby pracy. W nnejszym referace przedstawono strukturę wewnętrzną prototypu prądowego bloku Slce układu Spartan II, oraz przykłady realzacj w tym bloku klku standardowych układów cyfrowych. Jednym z najważnejszych bloków układu Slce jest blok realzujący szybke przenesene wyjścowe, wykorzystywane przy realzacj operacj dodawana algebracznego lczb welobtowych. W zwązku z tym, w nnejszym referace opsano sposób formowana sygnału przenesena wyjścowego, przedstawono realzację bloku przenesena na bramkach prądowych, oraz pokazano przykłady jego wykorzystana w układach sumatora welobtowego bloku mnożącego realzowanych w układze prądowym Slce. 2. ELIZCJ SUMT SZEEGWEG W KMÓ PĄDWEJ PG Sumator szeregowy wykonuje dodawane dwóch n-btowych lczb bez znaku n- n-2... 0 BBn-B n-2 B...B 0, formując n-btową sumę S n- S n-2...s 0 przenesene wyjścowe C out. Układ sumatora składa sę z sumatora jednobtowego przerzutnka D (ys. ). peracja sumowana wykonuje sę w cągu w n taktach zegarowych. W każdym takce jest wykonane dodawane pary btów znajdujących sę na jednakowych pozycjach. Dodawane lczby są podawane na wejśca sumatora szeregowo np. z dwóch rejestrów przesuwających, zaczynając od btów najmłodszych. Wynk każdego kroku: beżące bty przenesena sumy zostają zapamętane odpowedno w przerzutnku D, w wyjścowym rejestrze przesuwającym. Wzory opsujące funkcje logczne sumy przenesena wyjścowego sumatora można określć następująco: C UT S = B C () IN IN = B C B C (2) Poneważ sumator szeregowy opsują dwe funkcje logczne od trzech argumentów, on może być realzowany w pojedynczym układze Slce (układu SPTN II lub Vrtex), prototyp prądowy którego pokazany jest na ys.2. Układ Slce zawera dwa układy (look-uptable), każdy z których może realzować dowolną funkcję logczną od czterech argumentów. Tabl.. Zawartośc pamęc wewnętrznej G IN 3 2 out G3 G2 G Gout 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 EJEST PZESUWJĄC N-BITW n-,...,,,0 EJEST PZESUWJĄC N-BITW Bn-,...,B2,B,B0 B D SET Q Q CL Suma EJEST PZESUWJĄC N+-BITW Sn-,...,S2,S,S0 ys.. Sumator szeregowy Dla realzacj sumatora szeregowego w układze Slce układ G pownen być skonfgurowany na realzację funkcj sumy (), natomast układ konfguruje sę na
realzację funkcj przenesena (2). Zawartość poszczególnych komórek pamęc wewnętrznej układów G przedstawono w tablcy. B G4 G3 G2 G nd D2 nd2 D B nb ncnc2 C2 C CUT B B nv V ne E H nh J n S S 5IN ng G T T2 T3 T nt GS K L I M nm N nn n Z nz Q B 4 3 2 nu U n 2 n2 npnp2 P2 P Q W nw n 5 B B CIN S ns Q ys.2. ealzacja sumatora szeregowego w układze prądowym Slce 3. ELIZCJ SZBKIEG PZENIESIENI W UKŁDZIE PĄDWM PG Jednym z najważnejszych bloków układu Slce jest blok realzujący szybke przenesene wyjścowe, wykorzystywane przy realzacj operacj dodawana algebracznego lczb welobtowych. Programy syntezy mplementacj układów cyfrowych w układach PG wykorzystują tą logkę do tworzena sumatorów różnych typów nnych układów cyfrowych opartych o sumatory (np. komparatorów, bloków mnożena, lcznków n.). Blok szybkego przenesena zawera dwuwejścowy multplekser MUC oraz bramkę (C) (ys.3). Bramka pozwala na zbudowane pełnego jednobtowego sumatora, a dodatkowo dołączana bramka ND pozwala na prostą mplementację układów mnożących (wykonuje mnożene dwóch jednobtowych lczb). Częścowo w formowanu sygnału przenesena wyjścowego berze udzał układ realzujący funkcję logczną ( xor B ) pozwalający znacząco zmnejszyć opóźnena dzałana układu. BB C IN S C ut 0 0 0 0 0 = B => = 0 0 0 = B => = 0 0 0 <> B => = 0 0 <> B => = 0 0 0 <> B => = 0 0 <> B => = 0 0 = B => = = B => = B GENET UNKCJI podstawowa struktura logk szybkego przenesena S ys. 3. Zasada formowana przenesena układ szybkego przenesena
Zasada formowana sygnału przenesena wyjścowego oraz struktura wewnętrzna układu przenesena są pokazane na ys. 3. Można zauważyć, że jeżel bty B argumentów dodawana mają jednakową wartość, to stan przenesena wyjścowego C UT jest równy wartośc (B ) nezależne od stanu wejśca C IN. Natomast jeżel wartośc B są różne, to przenesene C UT jest równe wartośc przenesena wejścowego C IN. W zwązku z tym, wynk ( xor B ) otrzymywany z wyjśca steruje multplekserem MUC w tak sposób, żeby na wyjśce C UT były podawane wartośc lub C IN. Poza tym, sygnał z wyjśca uczestnczy w formowanu sygnału sumy argumentów S (2). 3.. ealzacja sumatorów welobtowych Idea konstruowana sumatorów m-btowych w układach PG polega na wykorzystanu m sumatorów jednobtowych szeregowym połączenu m omówonych wyżej układów szybkego przenesena w sposób pokazany na ys. 4. + B S B+ S+ ys. 4. ealzacja sumatorów welobtowych w układach PG Dzęk temu, w pojedynczym układze Slce SPTN a II lub Vrtex a można realzować pełny dwu-btowy sumator. Szczegóły realzacj takego układu przedstawono na ys. 5. W obu układach zapsuje sę wartośc funkcj logcznej ( xor B ). Następne wynk podawany jest na kolejna bramkę, gdze oblczana jest suma S (). Przenesene jest uzyskwane w układze szybkego przenesena, podawane jest na wejśce C IN kolejnego dwubtowego sumatora. Bty + argumentów dodawana podawane są odpowedno na wejśca G, bty B B + - na wejśca 2 G2. Suma otrzymywana jest na wyjścach (bt S ) (bt S + ), przenesene wyjścowe jest wydawane na wyjśce C UT. B G4 G3 G2 G G nd D2 nd2 D B nb ncnc2 C2 C CUT B Suma B nv V ne E H nh J n S 5IN ng G T T2 T3 T nt GS K L I M nm N nn n Z nz Q B0 0 4 3 2 B CIN nu U n 2 n2 S ns npnp2 P2 P Q Q W nw n 5 B Suma0 ys.5. Przepływ sygnałów w układze Slce przy realzacj sumatora welobtowego
3.2. ealzacja układów mnożących gólna zasada dzałana układu mnożącego wykorzystującego logkę szybkego przenesena pokazana jest w Tabl. 2, a przykładowy schemat układu realzacja na ys. 6. W układach PG rodzny SPTN II Vrtex blok przenesena zawera dodatkową bramkę ND, pozwalającą wykonać mnożene dwóch argumentów jednobtowych. Szczegóły realzacj takego układu perwszych 2 btów lczb B pokazany jest na ys.6. ealzacja takego układu w pojedynczym układze prądowym Slce jest przedstawona na ys. 7. Na wejśce B perwszego układu Slce podaje sę zero logczne. Każdy następny układ Slce zamast wejśca B wykorzystuje wejśce C IN przenesena z poprzednego btu. Na wejśca -4 podaje sę odpowedno bty 0, B,, B 0. Na wyjścu otrzymywany jest bt s, przenesene podawane jest na kolejne bty. Na wejśca G-G4 podawane są odpowedno bty 0,B 2,B, oblczana jest częścowa wartość btu s2 podawanego na wyjśce, a przenesene na wyjśce C UT do kolejnych dwubtowych układów mnożących. Tabl. 2. Zasada dzałana układu mnożącego C IN m+ m BBn+ BBn P ut S C UT 0 0 0 0 0 0 0 ut =0 => =S 0 0 0 0 0 0 0 ut =0 => =S 0 0 0 ut = => = 0 0 0 0 0 0 ut =0 => =S 0 0 0 0 ut = => = 0 0 0 0 0 ut =0 => =S 0 0 0 ut = => = 0 0 0 0 0 ut =0 => =S 0 0 0 ut = => = 0 ut=0 => =S 4. WNISKI ys.6. Idea realzacj układu mnożącego w układach PG rodzny Spartan II Vrtex W referace zaprezentowano prototyp prądowy rekonfgurowalnego bloku operacyjnego Slce układów PG rodzny Spartan II, oraz omówono zasady dzałana pokazano organzację bloku szybkego przenesena tych układów. pracowany prototyp oparty jest o bramk prądowe nowe bramk logczne cechujące sę stałą wartoścą poberanego prądu w różnych trybach pracy przeznaczone do umeszczena na wspólnym podłożu z układam analogowym w reprogramowalnych meszanych układach scalonych IPSC. pracowane układy prądowe mają jednakowe z orygnałam wejśca, wyjśca wszystke tryby pracy.
B B0 G4 G3 G2 G G nd D2 nd2 D B nb ncnc2 C2 C CUT B P2 B nv V ne E H nh J n B0 B 0 "0" S 5IN 4 3 2 B CIN ng G nu U T T2 T3 T nt n 2 n2 S ns GS K L I npnp2 M nm N nn P2 P Q Q n Z nz Q W nw n 5 B P ys.7. Przepływ sygnałów w układze Slce przy realzacj bloku mnożącego Umeszczone w referace przykłady lustrują realzację w układze prądowym Slce układów sumatora szeregowego, sumatora równoległego bloku mnożącego wykorzystujących mędzy nnym logkę szybkego przenesena. BIBLIGI []. The Programmable Logc Data Book. lnx, Inc., 2000 [2]. Introducng Motorola s eld Programmable nalog rray, Motorola Inc., 997 [3]. D. nderson, C. Marcjan, D. Bersch, H. nderson, P. Hu,. Palusnsk, D. Gettman, I. Macbeth,. Bratt, eld Programmable nalog rray and ts pplcaton, CICC, Santa Clara, C, 997 [4]. M. Ingels, M.S.J. Steyaert. Desgn strateges and decouplng technques for reducng the effects of electrcal nterference n mxed-mode ICs, IEEE J. f Sold-State Crcuts, N7, 997, pp.36-4. [5]..T.L. Saez, M. Kayal, M. Declercq, M.C. Schneder. Dgtal crcut technques for mxed analog/dgtal crcuts applcatons, Proc. of Int. Conf. ICS 96, pp. 956-959 [6].. Guzńsk, P. Pawłowsk, D. Czwyrow, J. Kanewsk,. Maslennkow, N. Maslennkowa, D. ataj. Desgn of Dgtal Crcuts wth Current-mode Gates, Bulletn of the Polsh cademy of Scences, Techncal Scences, Electroncs and Electrotechncs, Vol. 48, No., 2000, pp. 74-9 [7]. Maslennkow. pproaches to Desgnng and Examples of Dgtal Crcuts Based on the Current-Mode Gates. Data ecordng, Storage & Processng, V.3, No.2, 200, pp.84-98. Praca wykonana w ramach grantu KBN 7TB 004 20