Synteza logiczna dla struktur CPLD typu PAL wykorzystująca elementy XOR
|
|
- Tomasz Paluch
- 5 lat temu
- Przeglądów:
Transkrypt
1 BIULETYN WAT VOL. LVI, NR 3, 2007 Synteza logiczna dla struktur CPLD typu PAL wykorzystująca elementy XOR DARIUSZ KANIA*, WALDEMAR GRABIEC *Politechnika Śląska, Wydział Automatyki, Elektroniki i Informatyki, Instytut Elektroniki, Gliwice, ul. Akademicka 16 Wojskowa Akademia Techniczna, Wydział Elektroniki, Instytut Telekomunikacji, Warszawa, ul. S. Kaliskiego 2 Streszczenie. W artykule przedstawiono koncepcję syntezy logicznej dla matrycowych struktur CPLD. Zaproponowane rozwiązanie oparte jest na tzw. dekompozycji kolumnowej, natomiast jego główną ideą jest wykorzystanie elementu XOR znajdującego się w blokach logicznych typu PAL większości oferowanych struktur CPLD. Istotą zaproponowanego modelu dekompozycji jest zagadnienie poszukiwania dopełnień wzorców kolumn matrycy podziałów pozwalających wykorzystać elementy XOR. W procesie poszukiwania dopełnień wzorców wykorzystano oryginalną metodę kolorowania wierzchołków grafu niezgodności i dopełnień kolumn. Słowa kluczowe: synteza logiczna, dekompozycja, odwzorowanie technologiczne Symbole UKD: Wprowadzenie Większość oferowanych obecnie matrycowych struktur CPLD (ang. Complex Programmable Logic Devices) wykorzystuje architekturę właściwą układom typu PAL (ang. Programmable Array Logic), której charakterystyczną cechą jest występowanie programowalnej matrycy iloczynów i nieprogramowalnej (stałe połączenia) matrycy sum. Rdzeniem struktur CPLD jest blok logiczny typu PAL zawierający pewną liczbę iloczynów k (najczęściej k = 3 8) dołączonych na stałe do wejść bramki sumy logicznej (rys. 1). W celu uproszczenia prezentowanych zagadnień, wszystkie omawiane w dalszej części artykułu przykłady będą rozpatrywane dla bloków logicznych zawierających 3 (k = 3) iloczyny.
2 230 D. Kania, W. Grabiec Rys. 1. Struktura bloku logicznego typu PAL zawierającego k iloczynów Jednym z głównych problemów syntezy logicznej dedykowanej dla struktur CPLD jest efektywne wykorzystanie dostępnej liczby iloczynów zawartych w blokach typu PAL. Bloki logiczne układów CPLD, oprócz iloczynów, zawierają również (praktycznie w każdym przypadku) pewne dodatkowe elementy, takie jak: konfigurowalne przerzutniki, wyjściowe bufory trójstanowe, bramki XOR itp. Elementy te mają różnorodne przeznaczenie. Okazuje się jednak, że ich istnienie z powodzeniem można uwzględnić w procesie syntezy logicznej, podnosząc przez to jej efektywność. W syntezie logicznej przeznaczonej dla matrycowych struktur CPLD można wykorzystać elementy dekompozycji, odgrywającej kluczową rolę w procesie syntezy układów cyfrowych realizowanych w strukturach FPGA (ang. Field Programmable Gate Array), określanych mianem struktur typu tablicowego LUT (ang. Look-Up Table). W przypadku matrycowych struktur CPLD istota dekompozycji polega na dopasowaniu projektu do wewnętrznej struktury układu programowalnego [1]. Celem artykułu jest przedstawienie pomysłu nowatorskiego modelu dekompozycji, umożliwiającego wykorzystanie elementu XOR powszechnie występującego w blokach logicznych większości struktur CPLD. Opracowany model dekompozycji jest rozszerzeniem tzw. dekompozycji kolumnowej, opartej na klasycznym modelu dekompozycji Curtisa [1, 2, 3]. Opierając się na prostym przykładzie, dokonano porównania proponowanej koncepcji syntezy logicznej z klasyczną metodą syntezy oraz metodą syntezy wykorzystującą dekompozycję funkcjonalną Curtisa, ukierunkowaną na efektywne wykorzystywanie bloków logicznych typu PAL [1]. 2. Klasyczna metoda realizacji funkcji w strukturach typu PAL Klasyczna metoda realizacji funkcji logicznej f : B n B m w strukturach CPLD typu PAL związana jest z realizacją zminimalizowanych funkcji f i : B n B (i = 1, 2,, m) w postaci sieci składających się z k-iloczynowych bloków typu PAL [1]. Przykład 1 Rozważmy realizację funkcji logicznej f : B 5 B opisanej siatką Karnaugha (rys. 2a), wykorzystując bloki logiczne typu PAL zawierające 3 iloczyny. W wyniku
3 Synteza logiczna dla struktur CPLD typu PAL wykorzystująca elementy XOR 231 dwupoziomowej minimalizacji przeprowadzonej za pomocą programu ESPRESSO uzyskujemy postać zawierającą 13 implikantów (rys. 2b). Rys. 2. Metoda klasyczna realizacji funkcji f : B 5 B: siatka Karnaugha (a) wynik minimalizacji w postaci pliku zapisanego w formacie berkeleyowskim y.pla (b) Niech fi oznacza liczbę implikantów, dla których funkcja przyjmuje wartość 1. Niech δ fi będzie liczbą bloków PAL potrzebnych do realizacji funkcji f i. Liczbę iloczynów zawartych w bloku typu PAL oznaczmy literą k. W sytuacji gdy fi > k, liczba niezbędnych do realizacji funkcji k-iloczynowych bloków logicznych wy- f i - k nosi fi = + 1. Zapis oznacza najmniejszą liczbę naturalną nie mniejszą k -1 od x. W rozważanym przypadku powstaje struktura składająca się z f i warstw bloków logicznych typu PAL, przy czym liczba warstw określona jest następującą zależnością: fi = lg k f i. Dla funkcji przedstawionej na rysunku 2 omówione wyżej parametry przyjmują odpowiednio następujące wartości: f k 13 3 fi = 13, fi = + 1 = + 1 = 6 oraz fi = lgk f = lg313 = 3. k Realizację przedstawionej powyżej funkcji logicznej 5 zmiennych y = f(a, b, c, d, e) metodą klasyczną w oparciu o 3-iloczynowe bloki logiczne typu PAL przedstawiono na rysunku 3.
4 232 D. Kania, W. Grabiec Rys. 3. Klasyczna realizacja funkcji f:b 5 B wykorzystująca bloki logiczne PAL 3. Metoda realizacji funkcji wykorzystująca dekompozycję kolumnową Metody dekompozycji funkcji znalazły bardzo szerokie zastosowanie w wielu dziedzinach informatyki. Do dziedzin tych można zaliczyć m.in. sztuczną inteligencję, analizę obrazów czy syntezę logiczną. W syntezie logicznej metody dekompozycji pozwalają projektować w sposób efektywny układy cyfrowe w oparciu o struktury programowalne CPLD/FPGA [4]. Intensywne prace nad wykorzystaniem dekompozycji funkcji w syntezie logicznej układów cyfrowych opartych na strukturach FPGA prowadzone są od blisko trzydziestu lat. Podstawę teoretyczną klasycznej teorii dekompozycji stanowią prace Ashenhursta opublikowane w drugiej połowie lat 50. [2], które zostały rozwinięte kilka lat później przez Curtisa [3]. Istotę klasycznego modelu dekompozycji Ashenhursta-Curtisa (nazywanej w literaturze dekompozycją rozłączną Curtisa) stanowi poniższe twierdzenie, zobrazowane dodatkowo na rysunku 4. Twierdzenie o dekompozycji rozłącznej Curtisa Funkcja y = f(i n,..., i 2, i 1 ) = f(x 2,X 1 ) podlega dekompozycji, tzn. f(x 2,X 1 ) = = F[g 1 (X 1 ), g 2 (X 1 ),..., g p (X 1 ), X 2 ] wtedy i tylko wtedy, gdy złożoność kolumnowa matrycy podziałów (siatki Karnaugha) wynosi ν(x 2 X 1 ) 2 p [2, 3].
5 Synteza logiczna dla struktur CPLD typu PAL wykorzystująca elementy XOR 233 Zbiory X 1 i X 2 nazywane są odpowiednio zbiorem związanym i wolnym, przy czym zachodzą między nimi relacje: X 1 X 2 = {i n,..., i 2, i 1 } oraz X 1 X 2 = ϕ. Pod pojęciem złożoności kolumnowej matrycy podziałów (określanej również w literaturze jako krotność kolumnowa) rozumiemy liczbę wszystkich różniących się między sobą wzorców kolumn (w sensie kombinacji zerojedynkowej) występujących w siatce Karnaugha opisującej daną funkcję logiczną. p ( X2 X1) 2 f ( X2, X1) = F[ g1( X1), g2( X1),..., g p ( X1), X2]. Rys. 4. Idea rozłącznej dekompozycji Curtisa Istota dekompozycji funkcji sprowadza się zwykle do odpowiedniego podziału projektowanego układu na podukłady o zadanej liczbie wejść i wyjść. Sytuacja taka ma miejsce podczas realizacji układu cyfrowego w strukturach FPGA typu tablicowego. Okazuje się jednak, że dekompozycja może być również wykorzystywana do podziału projektu na części realizowane w poszczególnych blokach logicznych typu PAL, których głównym mankamentem z punktu widzenia projektanta jest ograniczona liczba wielowejściowych iloczynów [1]. Fakt ten sprawia, że istota dekompozycji przeznaczonej dla struktur typu PAL sprowadza się do minimalizacji liczby wykorzystywanych iloczynów, pośrednio prowadząc do minimalizacji liczby użytych bloków logicznych lub dopasowania projektowanego układu do struktury tychże bloków. Analizując podział układu będący konsekwencją dekompozycji Ashenhursta- -Curtisa (rys. 4), należy zauważyć, że związany jest on z ekspansją całkowitej liczby wyjść. W przypadku układów CPLD prowadzi to do wykorzystania dodatkowo co najmniej p-bloków logicznych typu PAL niezbędnych do realizacji bloku zwią-
6 234 D. Kania, W. Grabiec zanego. W związku z tym zastosowanie dekompozycji może być opłacalne tylko wtedy, gdy w klasycznym podejściu wykorzystanie sprzężeń zwrotnych prowadzi do użycia większej liczby bloków logicznych typu PAL. Zagadnienie wykorzystania dekompozycji w syntezie CPLD obrazuje poniższy przykład. Przykład 2 Rozpatrzmy realizację funkcji logicznej f : B 5 B z przykładu 1. Siatki Karnaugha opisujące podukłady powstające po dekompozycji, czyli blok związany i wolny wraz ze strukturą ostatecznej realizacji układu przedstawiono na rysunku 5. Można Rys. 5. Realizacja funkcji będąca wynikiem dekompozycji Curtisa
7 Synteza logiczna dla struktur CPLD typu PAL wykorzystująca elementy XOR 235 dostrzec (rys. 5a), że kolumny siatki Karnaugha tworzą trzy wzorce (tzn. występują trzy różne rodzaje kolumn) oznaczone literami A, B, C). Złożoność kolumnowa ν(x 2 X 1 ) = 3. Z twierdzenia Curtisa wynika, że do rozróżnienia wzorców kolumn musimy użyć dwóch bitów (p = 2): g 1 (X 1 ) i g 2 (X 1 ), ponieważ: Z rysunku 5b widać, że omawiana metoda syntezy jest oszczędniejsza pod względem liczby wykorzystanych bloków logicznych PAL w porównaniu z metodą klasyczną. Na rysunku tym linią przerywaną zaznaczono niewykorzystany iloczyn bloku logicznego. 4. Metoda dekompozycji ukierunkowana na wykorzystanie elementu XOR Bloki logiczne większości struktur CPLD zawierają element (bramkę) XOR (rys. 6). Ten dodatkowy element wykorzystywany jest zwykle do wyboru aktywności poziomu wyjściowego, wyboru sposobu realizacji funkcji z warunków działania lub niedziałania, modyfikacji typu przerzutnika itp. Okazuje się, że możliwe jest ukierunkowanie procesu syntezy układów cyfrowych realizowanych w strukturach CPLD na wykorzystanie tego dodatkowego elementu. Prowadzi to w wielu sytuacjach do efektywniejszych rozwiązań (oszczędniejsze wykorzystanie zasobów struktury programowalnej) w stosunku do rozwiązań uzyskiwanych metodą klasyczną, jak również w porównaniu ze strategiami syntezy zaimplementowanymi w narzędziach komercyjnych. Rys. 6. Struktura bloku logicznego typu PAL zawierającego element XOR Przykład 3 Rozpatrzmy realizację funkcji z przykładów 1 i 2, uwzględniając obecność w bloku logicznym elementu XOR. Siatka Karnaugha (rys. 7) rozpatrywanej funkcji zawiera trzy typy wzorców kolumn (oznacz.: A, A, B, przy czym wzorzec A stanowi dopełnienie wzorca A. Mówimy, że wzorzec jednej kolumny jest dopełnieniem wzorca kolumny drugiej wtedy i tylko wtedy, gdy w zbiorze par komórek należących do dwóch różnych kolumn nie występują pary (1,1) i (0,0). W omawianej metodzie syntezy wykorzystano zagadnienie kolorowania wierzchołków grafu. Polega ono na takim etykietowaniu wierzchołków grafu (nadawaniu im kolorów), że każde
8 236 D. Kania, W. Grabiec Rys. 7. Siatka Karnaugha (a) oraz graf niezgodności i dopełnień kolumn (b) dwa wierzchołki do siebie przyległe (połączone wspólną krawędzią) mają różne kolory. Z zagadnieniem kolorowania wierzchołków grafu związane jest pojęcie liczby chromatycznej, czyli najmniejszej liczby kolorów niezbędnej do pokolorowania grafu. Parametr ten jest równy złożoności kolumnowej matrycy podziałów rozpatrywanej funkcji logicznej. Analizę wzorców kolumn siatki Karnaugha z uwzględnieniem relacji dopełnienia kolumn można wykonywać, kolorując wierzchołki grafu niezgodności i dopełnień kolumn. W niniejszym artykule ograniczono się do skrótowego zaprezentowania istoty zastosowania grafu niezgodności i dopełnień w procesie wyszukiwania wyrażeń realizowanych za pomocą elementów XOR. Dokładny opis tworzenia i kolorowania wierzchołków grafu niezgodności i dopełnień można znaleźć w pracy [1]. Wierzchołki grafu niezgodności i dopełnień kolumn skojarzone są z kolumnami siatki Karnaugha opisującej rozpatrywaną funkcję logiczną (rys. 7b). Krawędzie grafu opisują dwa rodzaje relacji występujących pomiędzy jego wierzchołkami. Relacja niezgodności wzorców kolumn oznaczona jest na grafie krawędziami narysowanymi kolorem niebieskim. Za pomocą krawędzi oznaczonych kolorem czerwonym reprezentowane są relacje dopełnienia wzorców kolumn, tzn. krawędzie łączące wierzchołki reprezentujące kolumny dopełniające się. Istota algorytmu kolorowania wierzchołków grafu niezgodności i dopełnień kolumn polega na sekwencyjnym wyborze wierzchołków, którym przypisywany jest kolor dozwolony (oznaczany dużą literą np. A) lub kolor dopełnienia (oznaczany dużą literą z umieszczoną nad nią kreską np. A ) w miarę możliwości taki, jaki przypisany jest już innemu wierzchołkowi. Po przypisaniu w i-tym kroku wybranemu wierzchołkowi koloru dozwolonego lub koloru dopełnienia, przypisywane są kolory zabronione (oznaczane małą literą, np. a) wszystkim wierzchołkom, połączonym krawędziami niebieskimi z wybranym wierzchołkiem i kolory dopełnienia wszystkim wierzchołkom, połączonym krawędziami czerwonymi z wybranym wierzchołkiem.
9 Synteza logiczna dla struktur CPLD typu PAL wykorzystująca elementy XOR 237 Rys. 8. Proces kolorowania wierzchołków grafu niezgodności i dopełnień kolumn z uwzględnieniem kolejnych etapów Wybór i-tego wierzchołka realizowany jest zgodnie z następującymi zasadami: wybierany jest wierzchołek z maksymalną liczbą kolorów zabronionych; przyporządkowywany jest mu kolor dozwolony (jeżeli jest to możliwe, to kolor ze zbioru już użytych kolorów); spośród wierzchołków z identyczną liczbą kolorów zabronionych wybierany jest ten, do którego dochodzi maksymalna liczba krawędzi (tzw. wierzchołek o najwyższym stopniu); spośród wierzchołków z identyczną liczbą kolorów zabronionych i maksymalną liczbą krawędzi wybierany jest ten, który ma dodatkowo maksymalną liczbę kolorów dopełnień (jeżeli jest to możliwe, przyporządkowywany jest mu kolor dopełnienia); spośród wierzchołków z identyczną liczbą kolorów zabronionych, kolorów dopełnień i krawędzi wybierany jest ten, do którego dochodzi maksymalna liczba krawędzi oznaczonych kolorem niebieskim (relacja niezgodności wzorców). Po wybraniu wierzchołka i przypisaniu odpowiednim wierzchołkom kolorów dozwolonych, kolorów dopełnień i kolorów zabronionych wykonywana jest redukcja grafu, polegająca na eliminacji krawędzi łączących wybrany wierzchołek z innymi
10 238 D. Kania, W. Grabiec wierzchołkami grafu, po czym wybierany jest kolejny (i + 1) wierzchołek, tym razem po analizie grafu zredukowanego. W ostatnim kroku wierzchołkom, które mają kolory zabronione i kolory dopełnień, przypisywane są wszystkie możliwe, występujące na grafie kolory dozwolone i kolory dopełnień. Poszczególne etapy kolorowania wierzchołków grafu dla grafu z rysunku 7b przedstawiono na rysunku 8. W celu łatwiejszego przeanalizowania procesu kolorowania wierzchołków grafu poszczególne etapy rozróżniono na rysunku kolorami, przy czym operację realizowaną w danym etapie oznaczono kolorem przypisanym temu etapowi. Wzorce kolumn z dozwolonym kolorem A pokryte są jednym implikantem, natomiast do pokrycia wzorca A z kolorem zabronionym A konieczne jest użycie 3 implikantów. Ponieważ relacja dopełnień kolumn jest relacją symetryczną, możliwe jest dokonanie zamiany koloru dopełnienia A z kolorem dozwolonym A. Po takiej zamianie wzorzec A występuje dla dwóch kolumn skojarzonych z wyrażeniem de. W tej sytuacji możliwe jest rozpatrywanie rozkładu wzorców kolumn matrycy podziałów tak, jakby zawierały one dwa rodzaje kolumn: A i B, natomiast wzorzec A można uzyskać poprzez zanegowanie uzyskanego wyrażenia, wykorzystując do tego celu element XOR. Siatki Karnaugha obrazujące poszczególne etapy syntezy przedstawiono na rysunku 9. Na rysunku pokazano pierwotną siatkę Karnaugha z zakreślonymi kolumnami wzorca dopełnienia A (po zamianie wzorców kolumn A A ). Rys. 9. Kolejne etapy syntezy ukierunkowanej na wykorzystanie elementu XOR
11 Synteza logiczna dla struktur CPLD typu PAL wykorzystująca elementy XOR 239 Realizację funkcji uzyskaną po dekompozycji uwzględniającej w syntezie istnienie elementu XOR przedstawiono na rysunku 10. Linią przerywaną zaznaczono niewykorzystany iloczyn w bloku logicznym. Rys. 10. Realizacja funkcji uwzględniająca występowanie w bloku logicznym elementu XOR Wnioski końcowe Zbiorcze zestawienie wyników dla analizowanego przykładu zamieszczono w tabeli 1. Jak widać, wynik syntezy opartej na zaprezentowanej metodzie wykorzystującej element XOR jest znacznie lepszy pod względem oszczędności układowej w porównaniu z metodą klasyczną. Oczywiście, trudno na podstawie jednego prostego przykładu wyciągać daleko idące wnioski. Można jednak z proponowaną metodą wiązać duże nadzieje. Przemawiają za tym następujące przesłanki: wyniki licznych eksperymentów przeprowadzonych dla popularnych układów testowych pokazały, że metody oparte na dekompozycji opracowane dla struktur CPLD dają znacznie lepsze rezultaty w porównaniu z metodą klasyczną [1]; zaprezentowana metoda wykorzystująca element XOR stanowi uzupełnienie dekompozycji kolumnowej i tym samym prowadzi do nie gorszych rozwiązań niż strategie syntezy wykorzystujące wyłącznie tę dekompozycję [1]; proponowana metoda dekompozycji stanowi naturalne uzupełnienie strategii syntezy zaimplementowanych w systemie PALDec opracowanym w Politechnice Śląskiej [1].
12 240 D. Kania, W. Grabiec Metoda Wyniki końcowe Liczba bloków PAL (bloki 3-iloczynowe) Tabela 1 Liczba warstw logicznych Klasyczna 6 3 Oparta na dekompozycji kolumnowej 5 4 Dekompozycja z wykorzystaniem elementu XOR Podsumowanie W artykule przedstawiono koncepcję syntezy logicznej, której głównym celem jest wykorzystanie bramki XOR powszechnie występującej w strukturach CPLD. Zaproponowana metoda dekompozycji stanowi rozszerzenie tzw. dekompozycji kolumnowej przedstawionej w pracy [1]. Wyniki poprzednich prac wskazały, że dekompozycja może być bardzo cennym elementem w syntezie logicznej dedykowanej dla struktur CPLD. Jej istota polega na podziale projektowanego układu na odpowiednie części, co prowadzi zwykle do znacznego ograniczenia zasobów struktury programowalnej niezbędnych do realizacji projektowanego układu. Nowatorstwo proponowanej metody polega na dopasowaniu procesu dekompozycji do struktury bloku logicznego typu PAL, wyposażonego w element XOR. Jej istota polega na wyszukiwaniu dopełnień wzorców kolumn matrycy podziałów. W procesie poszukiwania wzorców kolumn można wykorzystać algorytm kolorowania wierzchołków grafu niezgodności i dopełnień kolumn [1]. Celem dalszych prac będzie potwierdzenie skuteczności przedstawionej metody syntezy poprzez wykonanie wielu eksperymentów, wykorzystując do tego celu układy testowe (ang. benchmark) [5]. Artykuł wpłynął do redakcji r. Zweryfikowaną wersję po recenzji otrzymano we wrześniu 2007 r. LITERATURA [1] D. Kania, Synteza logiczna przeznaczona dla matrycowych struktur logicznych typu PAL, Zeszyty Naukowe Politechniki Śląskiej, Gliwice, [2] R. L. Ashenhurst, The decomposition of switching functions, Proceedings of an International Symposium on the Theory of Switching, April [3] H. A. Curtis, The Design of switching Circuits, D. van Nostrand Company Inc., Princeton, New Jersey, Toronto, New York, 1962.
13 Synteza logiczna dla struktur CPLD typu PAL wykorzystująca elementy XOR 241 [4] T. Łuba, H. Selvaraj, A General Approach to Boolean Function Decomposition and its Applications in FPGA-based Synthesis, VLSI Design, Special Issue on Decompositions in VLSI Design, vol. 3, no 3-4, 1995, [5] Collaborative Benchmarking Laboratory, Department of Computer Science at North Carolina State University, D. KANIA, W. GRABIEC Logic synthesis on PAL-based CPLDs using XOR gates Abstract. This paper presents a conception of logical synthesis for CPLDs. Proposed solution bases on column decomposition. The main idea of the presented logic synthesis is based on utilization of XOR gates in CPLDs. In the proposed conception of logic synthesis we seek the complement column patterns in a partition matrix. This is a main idea for utilization of XOR gates in PAL-based logical blocks. Keywords: logic synthesis, decomposition, technology mapping Universal Decimal Classification:
Synteza logiczna układu realizującego zespół funkcji przełączających z użyciem bramek XOR w strukturach CPLD
BIULETYN WAT VOL. LVIII, NR 3, 29 Synteza logiczna układu realizującego zespół funkcji przełączających z użyciem bramek XOR w strukturach CPLD DARIUSZ KANIA 1, WALDEMAR GRABIEC 1 Politechnika Śląska, Wydział
Bardziej szczegółowoMinimalizacja form boolowskich
Sławomir Kulesza Technika cyfrowa Minimalizacja form boolowskich Wykład dla studentów III roku Informatyki Wersja 1.0, 05/10/2010 Minimalizacja form boolowskich Minimalizacja proces przekształcania form
Bardziej szczegółowoPROJEKTOWANIE UKŁADÓW MIKROPROGRAMOWANYCH Z WYKORZYSTANIEM WBUDOWANYCH BLOKÓW PAMIĘCI W MATRYCACH PROGRAMOWALNYCH
II Konferencja Naukowa KNWS'05 "Informatyka- sztuka czy rzemios o" 5-8 czerwca 005, Z otniki Luba skie PROJEKTOWANIE UKŁADÓW MIKROPROGRAMOWANYCH Z WYKORZYSTANIEM WBUDOWANYCH BLOKÓW PAMIĘCI W MATRYCACH
Bardziej szczegółowoProgramowalne Układy Logiczne. Wykład I dr inż. Paweł Russek
Programowalne Układy Logiczne Wykład I dr inż. Paweł Russek Literatura www.actel.com www.altera.com www.xilinx.com www.latticesemi.com Field Programmable Gate Arrays J.V. Oldfield, R.C. Dorf Field Programable
Bardziej szczegółowoJęzyk opisu sprzętu VHDL
Język opisu sprzętu VHDL dr inż. Adam Klimowicz Seminarium dydaktyczne Katedra Mediów Cyfrowych i Grafiki Komputerowej Informacje ogólne Język opisu sprzętu VHDL Przedmiot obieralny dla studentów studiów
Bardziej szczegółowoCzęść 2. Funkcje logiczne układy kombinacyjne
Część 2 Funkcje logiczne układy kombinacyjne Zapis funkcji logicznych układ funkcjonalnie pełny Arytmetyka Bool a najważniejsze aksjomaty i tożsamości Minimalizacja funkcji logicznych Układy kombinacyjne
Bardziej szczegółowoMinimalizacja form boolowskich UC1, 2009
Minimalizacja form boolowskich UC, 29 mplikanty funkcji boolowskiej UC, 29 2 mplikanty funkcji boolowskiej UC, 29 3 Metody minimalizacji UC, 29 4 Siatki Karnaugh UC, 29 5 Siatki Karnaugh UC, 29 Stosowanie
Bardziej szczegółowoMetoda Karnaugh. B A BC A
Metoda Karnaugh. Powszechnie uważa się, iż układ o mniejszej liczbie elementów jest tańszy i bardziej niezawodny, a spośród dwóch układów o takiej samej liczbie elementów logicznych lepszy jest ten, który
Bardziej szczegółowodr inż. Małgorzata Langer Architektura komputerów
Instrukcja współfinansowana przez Unię Europejską w ramach Europejskiego Funduszu Społecznego w projekcie Innowacyjna dydaktyka bez ograniczeń zintegrowany rozwój Politechniki Łódzkiej zarządzanie Uczelnią,
Bardziej szczegółowoProgramowalne scalone układy cyfrowe PLD, CPLD oraz FPGA
Programowalne scalone układy cyfrowe PLD, CPLD oraz FPGA Ogromną rolę w technice cyfrowej spełniają układy programowalne, często określane nazwą programowalnych modułów logicznych lub krótko hasłem FPLD
Bardziej szczegółowoBadania operacyjne: Wykład Zastosowanie kolorowania grafów w planowaniu produkcji typu no-idle
Badania operacyjne: Wykład Zastosowanie kolorowania grafów w planowaniu produkcji typu no-idle Paweł Szołtysek 12 czerwca 2008 Streszczenie Planowanie produkcji jest jednym z problemów optymalizacji dyskretnej,
Bardziej szczegółowoPodstawy Automatyki. Wykład 12 - synteza i minimalizacja funkcji logicznych. dr inż. Jakub Możaryn. Warszawa, Instytut Automatyki i Robotyki
Wykład 12 - synteza i minimalizacja funkcji logicznych Instytut Automatyki i Robotyki Warszawa, 2017 Synteza funkcji logicznych Terminy - na bazie funkcji trójargumenowej y = (x 1, x 2, x 3 ) (1) Elementarny
Bardziej szczegółowob) bc a Rys. 1. Tablice Karnaugha dla funkcji o: a) n=2, b) n=3 i c) n=4 zmiennych.
DODATEK: FUNKCJE LOGICZNE CD. 1 FUNKCJE LOGICZNE 1. Tablice Karnaugha Do reprezentacji funkcji boolowskiej n-zmiennych można wykorzystać tablicę prawdy o 2 n wierszach lub np. tablice Karnaugha. Tablica
Bardziej szczegółowoKolorowanie wierzchołków Kolorowanie krawędzi Kolorowanie regionów i map. Wykład 8. Kolorowanie
Wykład 8. Kolorowanie 1 / 62 Kolorowanie wierzchołków - definicja Zbiory niezależne Niech G będzie grafem bez pętli. Definicja Mówimy, że G jest grafem k kolorowalnym, jeśli każdemu wierzchołkowi możemy
Bardziej szczegółowoWykład nr 1 Techniki Mikroprocesorowe. dr inż. Artur Cichowski
Wykład nr 1 Techniki Mikroprocesorowe dr inż. Artur Cichowski ix jy i j {0,1} {0,1} Dla układów kombinacyjnych stan dowolnego wyjścia y i w danej chwili czasu zależy wyłącznie od aktualnej kombinacji stanów
Bardziej szczegółowozmiana stanu pamięci następuje bezpośrednio (w dowolnej chwili czasu) pod wpływem zmiany stanu wejść,
Sekwencyjne układy cyfrowe Układ sekwencyjny to układ cyfrowy, w którym zależność między wartościami sygnałów wejściowych (tzw. stan wejść) i wyjściowych (tzw. stan wyjść) nie jest jednoznaczna. Stan wyjść
Bardziej szczegółowoKoszt literału (literal cost) jest określony liczbą wystąpień literału w wyrażeniu boolowskim realizowanym przez układ.
Elementy cyfrowe i układy logiczne Wykład Legenda Kryterium kosztu realizacji Minimalizacja i optymalizacja Optymalizacja układów dwupoziomowych Tablica (mapa) Karnaugh a Metoda Quine a-mccluskey a Złożoność
Bardziej szczegółowoSterowniki Programowalne (SP)
Sterowniki Programowalne (SP) Wybrane aspekty procesu tworzenia oprogramowania dla sterownika PLC Podstawy języka funkcjonalnych schematów blokowych (FBD) Politechnika Gdańska Wydział Elektrotechniki i
Bardziej szczegółowoAlgebra Boole a i jej zastosowania
lgebra oole a i jej zastosowania Wprowadzenie Niech dany będzie zbiór dwuelementowy, którego elementy oznaczymy symbolami 0 oraz 1, tj. {0, 1}. W zbiorze tym określamy działania sumy :, iloczynu : _ oraz
Bardziej szczegółowoWstęp do Techniki Cyfrowej... Teoria automatów
Wstęp do Techniki Cyfrowej... Teoria automatów Alfabety i litery Układ logiczny opisywany jest przez wektory, których wartości reprezentowane są przez ciągi kombinacji zerojedynkowych. Zwiększenie stopnia
Bardziej szczegółowoAutomatyka Treść wykładów: Literatura. Wstęp. Sygnał analogowy a cyfrowy. Bieżące wiadomości:
Treść wykładów: Automatyka dr inż. Szymon Surma szymon.surma@polsl.pl pok. 202, tel. +48 32 603 4136 1. Podstawy automatyki 1. Wstęp, 2. Różnice między sygnałem analogowym a cyfrowym, 3. Podstawowe elementy
Bardziej szczegółowoSynteza układów kombinacyjnych
Sławomir Kulesza Technika cyfrowa Synteza układów kombinacyjnych Wykład dla studentów III roku Informatyki Wersja 4.0, 23/10/2014 Bramki logiczne Bramki logiczne to podstawowe elementy logiczne realizujące
Bardziej szczegółowoProblemy z ograniczeniami
Problemy z ograniczeniami 1 2 Dlaczego zadania z ograniczeniami Wiele praktycznych problemów to problemy z ograniczeniami. Problemy trudne obliczeniowo (np-trudne) to prawie zawsze problemy z ograniczeniami.
Bardziej szczegółowoTechnika cyfrowa Synteza układów kombinacyjnych
Sławomir Kulesza Technika cyfrowa Synteza układów kombinacyjnych Wykład dla studentów III roku Informatyki Wersja 2.0, 05/10/2011 Podział układów logicznych Opis funkcjonalny układów logicznych x 1 y 1
Bardziej szczegółowoMatematyczne Podstawy Informatyki
Matematyczne Podstawy Informatyki dr inż. Andrzej Grosser Instytut Informatyki Teoretycznej i Stosowanej Politechnika Częstochowska Rok akademicki 2013/2014 Twierdzenie 2.1 Niech G będzie grafem prostym
Bardziej szczegółowoElementy logiki. Algebra Boole a. Analiza i synteza układów logicznych
Elementy logiki: Algebra Boole a i układy logiczne 1 Elementy logiki dla informatyków Wykład III Elementy logiki. Algebra Boole a. Analiza i synteza układów logicznych Elementy logiki: Algebra Boole a
Bardziej szczegółowoDefinicja układu kombinacyjnego była stosunkowo prosta -tabela prawdy. Opis układu sekwencyjnego jest zadaniem bardziej złożonym.
3.4. GRF UTOMTU, TBELE PRZEJŚĆ / WYJŚĆ Definicja układu kombinacyjnego była stosunkowo prosta -tabela prawdy. Opis układu sekwencyjnego jest zadaniem bardziej złożonym. Proste przypadki: Opis słowny, np.:
Bardziej szczegółowoWYŻSZA SZKOŁA INFORMATYKI STOSOWANEJ I ZARZĄDZANIA
DRZEWA i LASY Drzewem nazywamy graf spójny nie zawierający cykli elementarnych. Lasem nazywamy graf nie zawierający cykli elementarnych. Przykłady drzew i lasów takie krawędzie są wykluczone drzewo las
Bardziej szczegółowoZad. 1 Zad. 2 Zad. 3 Zad. 4 Zad. 5 SUMA
Zad. 1 Zad. 2 Zad. 3 Zad. 4 Zad. 5 SUMA Zad. 1 (12p.)Niech n 3k > 0. Zbadać jaka jest najmniejsza możliwa liczba krawędzi w grafie, który ma dokładnie n wierzchołków oraz dokładnie k składowych, z których
Bardziej szczegółowoRachunek podziałów i elementy teorii grafów będą stosowane w procedurach redukcji argumentów i dekompozycji funkcji boolowskich.
Pojęcia podstawowe c.d. Rachunek podziałów Elementy teorii grafów Klasy zgodności Rachunek podziałów i elementy teorii grafów będą stosowane w procedurach redukcji argumentów i dekompozycji funkcji boolowskich.
Bardziej szczegółowoZASTOSOWANIA UKŁADÓW FPGA W ALGORYTMACH WYLICZENIOWYCH APPLICATIONS OF FPGAS IN ENUMERATION ALGORITHMS
inż. Michał HALEŃSKI Wojskowy Instytut Techniczny Uzbrojenia ZASTOSOWANIA UKŁADÓW FPGA W ALGORYTMACH WYLICZENIOWYCH Streszczenie: W artykule przedstawiono budowę oraz zasadę działania układów FPGA oraz
Bardziej szczegółowoLekcja na Pracowni Podstaw Techniki Komputerowej z wykorzystaniem komputera
Lekcja na Pracowni Podstaw Techniki Komputerowej z wykorzystaniem komputera Temat lekcji: Minimalizacja funkcji logicznych Etapy lekcji: 1. Podanie tematu i określenie celu lekcji SOSOBY MINIMALIZACJI
Bardziej szczegółowoSYNTEZA AUTOMATÓW SKOŃCZONYCH Z WYKORZYSTANIEM METOD KODOWANIA WIELOKROTNEGO
II Konferencja Naukowa KNWS'05 "Informatyka- sztuka czy rzemios o" 15-18 czerwca 2005, Z otniki Luba skie SNTEZA AUTOMATÓW SKOŃCZONCH Z WKORZSTANIEM METOD KODOWANIA WIELOKROTNEGO Arkadiusz Bukowiec Instytut
Bardziej szczegółowoRys. 2. Symbole dodatkowych bramek logicznych i ich tablice stanów.
Cel ćwiczenia Celem ćwiczenia jest zapoznanie się z funktorami realizującymi podstawowe funkcje logiczne poprzez zaprojektowanie, wykonanie i przetestowanie kombinacyjnego układu logicznego realizującego
Bardziej szczegółowoPodstawy techniki cyfrowej. Układy asynchroniczne Opracował: R.Walkowiak Styczeń 2014
Podstawy techniki cyfrowej Układy asynchroniczne Opracował: R.Walkowiak Styczeń 2014 Charakterystyka układów asynchronicznych Brak wejścia: zegarowego, synchronizującego. Natychmiastowa (niesynchronizowana)
Bardziej szczegółowox x
DODTEK II - Inne sposoby realizacji funkcji logicznych W kolejnych podpunktach zaprezentowano sposoby realizacji przykładowej funkcji (tej samej co w instrukcji do ćwiczenia "Synteza układów kombinacyjnych")
Bardziej szczegółowoProjekt prostego układu sekwencyjnego Ćwiczenia Audytoryjne Podstawy Automatyki i Automatyzacji
WOJSKOWA AKADEMIA TECHNICZNA im. Jarosława Dąbrowskiego Projekt prostego układu sekwencyjnego Ćwiczenia Audytoryjne Podstawy Automatyki i Automatyzacji mgr inż. Paulina Mazurek Warszawa 2013 1 Wstęp Układ
Bardziej szczegółowoMetody Programowania
POLITECHNIKA KRAKOWSKA - WIEiK KATEDRA AUTOMATYKI i TECHNIK INFORMACYJNYCH Metody Programowania www.pk.edu.pl/~zk/mp_hp.html Wykładowca: dr inż. Zbigniew Kokosiński zk@pk.edu.pl Wykład 8: Wyszukiwanie
Bardziej szczegółowo1. SYNTEZA UKŁADÓW SEKWENCYJNYCH
DODATEK: SEKWENCJNE UKŁAD ASNCHRONICZNE CD.. SNTEZA UKŁADÓW SEKWENCJNCH Synteza to proces prowadzący od założeń definiujących sposób działania układu do jego projektu. odczas syntezy należy kolejno ustalić:
Bardziej szczegółowoWPROWADZENIE DO SZTUCZNEJ INTELIGENCJI
POLITECHNIKA WARSZAWSKA WYDZIAŁ MECHANICZNY ENERGETYKI I LOTNICTWA MEL WPROWADZENIE DO SZTUCZNEJ INTELIGENCJI NS 586 Dr inż. Franciszek Dul 5. ROZWIĄZYWANIE PROBLEMÓW Z OGRANICZENIAMI Problemy z ograniczeniami
Bardziej szczegółowoW jakim celu to robimy? Tablica Karnaugh. Minimalizacja
W jakim celu to robimy? W projektowaniu układów cyfrowych istotne jest aby budować je jak najmniejszym kosztem. To znaczy wykorzystanie dwóch bramek jest tańsze niż konieczność wykorzystania trzech dla
Bardziej szczegółowoTechnika cyfrowa Synteza układów kombinacyjnych (I)
Sławomir Kulesza Technika cyfrowa Synteza układów kombinacyjnych (I) Wykład dla studentów III roku Informatyki Wersja 2.0, 05/10/2011 Podział układów logicznych Opis funkcjonalny układów logicznych x 1
Bardziej szczegółowoSterowniki Programowalne (SP) Wykład 11
Sterowniki Programowalne (SP) Wykład 11 Podstawy metody sekwencyjnych schematów funkcjonalnych (SFC) SP 2016 WYDZIAŁ ELEKTROTECHNIKI I AUTOMATYKI KATEDRA INŻYNIERII SYSTEMÓW STEROWANIA Kierunek: Automatyka
Bardziej szczegółowoKolorowanie wierzchołków
Kolorowanie wierzchołków Mając dany graf, pokolorować jego wierzchołki w taki sposób, aby każde dwa wierzchołki sąsiednie miały inny kolor. Każda krawędź łączy wierzchołki różnych kolorów. Takie pokolorowanie
Bardziej szczegółowo1. Synteza automatów Moore a i Mealy realizujących zadane przekształcenie 2. Transformacja automatu Moore a w automat Mealy i odwrotnie
Opracował: dr hab. inż. Jan Magott KATEDRA INFORMATYKI TECHNICZNEJ Ćwiczenia laboratoryjne z Logiki Układów Cyfrowych ćwiczenie 207 Temat: Automaty Moore'a i Mealy 1. Cel ćwiczenia Celem ćwiczenia jest
Bardziej szczegółowoWielopoziomowa synteza układów logicznych
Wielopoziomowa synteza układów logicznych Dwupoziomowa synteza sprowadza się do realizacji, w których pierwszy poziom tworzą bramki AND, a drugi bramki OR. Cała struktura układu jest opisana formułą typu:
Bardziej szczegółowoSynteza strukturalna automatów Moore'a i Mealy
Synteza strukturalna automatów Moore'a i Mealy Formalna definicja automatu: A = < Z, Q, Y, Φ, Ψ, q 0 > Z alfabet wejściowy Q zbiór stanów wewnętrznych Y alfabet wyjściowy Φ funkcja przejść q(t+1) = Φ (q(t),
Bardziej szczegółowoDrzewa. Jeżeli graf G jest lasem, który ma n wierzchołków i k składowych, to G ma n k krawędzi. Własności drzew
Drzewa Las - graf, który nie zawiera cykli Drzewo - las spójny Jeżeli graf G jest lasem, który ma n wierzchołków i k składowych, to G ma n k krawędzi. Własności drzew Niech T graf o n wierzchołkach będący
Bardziej szczegółowoTEMAT: PROJEKTOWANIE I BADANIE PRZERZUTNIKÓW BISTABILNYCH
Praca laboratoryjna 2 TEMAT: PROJEKTOWANIE I BADANIE PRZERZUTNIKÓW BISTABILNYCH Cel pracy poznanie zasad funkcjonowania przerzutników różnych typów w oparciu o różne rozwiązania układowe. Poznanie sposobów
Bardziej szczegółowoMinimalizacja automatów niezupełnych.
Minimalizacja automatów niezupełnych. Automatem zredukowanym nazywamy automat, który jest zdolny do wykonywania tej samej pracy, którą może wykonać dany automat, przy czym ma on mniejszą liczbę stanów.
Bardziej szczegółowoUniwersytet Zielonogórski Wydział Elektrotechniki, Informatyki i Telekomunikacji Instytut Sterowania i Systemów Informatycznych
Uniwersytet Zielonogórski Wydział Elektrotechniki, Informatyki i Telekomunikacji Instytut Sterowania i Systemów Informatycznych ELEMENTY SZTUCZNEJ INTELIGENCJI Laboratorium nr 9 PRZESZUKIWANIE GRAFÓW Z
Bardziej szczegółowoWstęp do Techniki Cyfrowej... Algebra Boole a
Wstęp do Techniki Cyfrowej... Algebra Boole a Po co AB? Świetne narzędzie do analitycznego opisu układów logicznych. 1854r. George Boole opisuje swój system dedukcyjny. Ukoronowanie zapoczątkowanych w
Bardziej szczegółowoTEORETYCZNE PODSTAWY INFORMATYKI
1 TEORETYCZNE PODSTAWY INFORMATYKI WFAiS UJ, Informatyka Stosowana I rok studiów, I stopień Wykład 14c 2 Definicje indukcyjne Twierdzenia dowodzone przez indukcje Definicje indukcyjne Definicja drzewa
Bardziej szczegółowoPolitechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki. ĆWICZENIE Nr 8 (3h) Implementacja pamięci ROM w FPGA
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 8 (3h) Implementacja pamięci ROM w FPGA Instrukcja pomocnicza do laboratorium z przedmiotu Programowalne Struktury
Bardziej szczegółowoProjektowanie układów na schemacie
Projektowanie układów na schemacie Przedstawione poniżej wskazówki mogą być pomocne przy projektowaniu układach na poziomie schematu. Stałe wartości logiczne Aby podłączyć wejście do stałej wartości logicznych
Bardziej szczegółowoV Konkurs Matematyczny Politechniki Białostockiej
V Konkurs Matematyczny Politechniki iałostockiej Rozwiązania - klasy pierwsze 27 kwietnia 2013 r. 1. ane są cztery liczby dodatnie a b c d. Wykazać że przynajmniej jedna z liczb a + b + c d b + c + d a
Bardziej szczegółowoPodstawy Automatyki. Wykład 13 - Układy bramkowe. dr inż. Jakub Możaryn. Warszawa, Instytut Automatyki i Robotyki
Wykład 13 - Układy bramkowe Instytut Automatyki i Robotyki Warszawa, 2015 Układy z elementów logicznych Bramki logiczne Elementami logicznymi (bramkami logicznymi) są urządzenia o dwustanowym sygnale wyjściowym
Bardziej szczegółowoArchitektura komputerów Wykład 2
Architektura komputerów Wykład 2 Jan Kazimirski 1 Elementy techniki cyfrowej 2 Plan wykładu Algebra Boole'a Podstawowe układy cyfrowe bramki Układy kombinacyjne Układy sekwencyjne 3 Algebra Boole'a Stosowana
Bardziej szczegółowoSystemy wbudowane. Układy programowalne
Systemy wbudowane Układy programowalne Układy ASIC Application Specific Integrated Circuits Podstawowy rozdział cyfrowych układów scalonych: Wielkie standardy: standardowe, uniwersalne elementy o strukturze
Bardziej szczegółowoZASTOSOWANIE TRANSWERSALI HIPERGRAFÓW DO MINIMALIZACJI ROZMIARU PAMIĘCI JEDNOSTEK STERUJĄCYCH
II Konferencja Naukowa KNWS'05 "Informatyka- sztuka czy rzemios o" 15-18 czerwca 2005, Z otniki Luba skie ZASTOSOWANIE TRANSWERSALI HIPERGRAFÓW DO MINIMALIZACJI ROZMIARU PAMIĘCI JEDNOSTEK STERUJĄCYCH Monika
Bardziej szczegółowoPOISSONOWSKA APROKSYMACJA W SYSTEMACH NIEZAWODNOŚCIOWYCH
POISSONOWSKA APROKSYMACJA W SYSTEMACH NIEZAWODNOŚCIOWYCH Barbara Popowska bpopowsk@math.put.poznan.pl Politechnika Poznańska http://www.put.poznan.pl/ PROGRAM REFERATU 1. WPROWADZENIE 2. GRAF JAKO MODEL
Bardziej szczegółowoElementy cyfrowe i układy logiczne
Elementy cyfrowe i układy logiczne Wykład 5 Legenda Procedura projektowania Podział układów VLSI 2 1 Procedura projektowania Specyfikacja Napisz, jeśli jeszcze nie istnieje, specyfikację układu. Opracowanie
Bardziej szczegółowoNiektóre własności 1-diagnozowalnych struktur typu PMC
BIULETYN INSTYTUTU AUTOMATYKI I ROBOTYKI NR 18, 2003 Niektóre własności 1-diagnozowalnych struktur typu PMC Roman KULESZA Zakład Automatyki, Instytut Teleinformatyki i Automatyki WAT, ul. Kaliskiego 2,
Bardziej szczegółowoProgramowanie celowe #1
Programowanie celowe #1 Problem programowania celowego (PC) jest przykładem problemu programowania matematycznego nieliniowego, który można skutecznie zlinearyzować, tzn. zapisać (i rozwiązać) jako problem
Bardziej szczegółowoWykład 9: Markov Chain Monte Carlo
RAP 412 17.12.2008 Wykład 9: Markov Chain Monte Carlo Wykładowca: Andrzej Ruciński Pisarz: Ewelina Rychlińska i Wojciech Wawrzyniak Wstęp W tej części wykładu zajmiemy się zastosowaniami łańcuchów Markowa
Bardziej szczegółowoElektronika cyfrowa i mikroprocesory. Dr inż. Aleksander Cianciara
Elektronika cyfrowa i mikroprocesory Dr inż. Aleksander Cianciara Sprawy organizacyjne Warunki zaliczenia Lista obecności Kolokwium końcowe Ocena końcowa Konsultacje Poniedziałek 6:-7: Kontakt Budynek
Bardziej szczegółowoa) 7 b) 19 c) 21 d) 34
Zadanie 1. Pytania testowe dotyczące podstawowych własności grafów. Zadanie 2. Przy każdym z zadań może się pojawić polecenie krótkiej charakterystyki algorytmu. Zadanie 3. W zadanym grafie sprawdzenie
Bardziej szczegółowoT. Łuba, B. Zbierzchowski Układy logiczne Podręcznik WSISiZ, Warszawa 2002.
Książkę: T. Łuba, B. Zbierzchowski Układy logiczne Podręcznik WSISiZ, Warszawa 2002. Można zakupić po najniższej cenie w księgarni Wyższej Szkoły Informatyki Stosowanej i Zarządzania ul. Newelska 6 pok.
Bardziej szczegółowoTab. 1 Tab. 2 t t+1 Q 2 Q 1 Q 0 Q 2 Q 1 Q 0
Synteza liczników synchronicznych Załóżmy, że chcemy zaprojektować licznik synchroniczny o następującej sekwencji: 0 1 2 3 6 5 4 [0 sekwencja jest powtarzana] Ponieważ licznik ma 7 stanów, więc do ich
Bardziej szczegółowoDocument: Exercise*02*-*manual /11/ :31---page1of8 INSTRUKCJA DO ĆWICZENIA NR 2
Document: Exercise*02*-*manual ---2014/11/12 ---8:31---page1of8 PRZEDMIOT TEMAT KATEDRA MECHANIKI STOSOWANEJ Wydział Mechaniczny POLITECHNIKA LUBELSKA INSTRUKCJA DO ĆWICZENIA NR 2 Wybrane zagadnienia z
Bardziej szczegółowoFPGA, CPLD, SPLD. Synteza systemów reprogramowalnych 1/27. dr inż. Mariusz Kapruziak mkapruziak@wi.ps.pl pok. 107, tel. 449 55 44
Synteza systemów reprogramowalnych /27 dr inż. Mariusz Kapruziak mkapruziak@wi.ps.pl pok. 07, tel. 449 55 44 FPGA, CPLD, SPLD 945 950 955 960 965 970 975 980 985 990 995 2000 0 D CLK update v cur Q Q 0
Bardziej szczegółowoKolorowanie wierzchołków grafu
Kolorowanie wierzchołków grafu Niech G będzie grafem prostym. Przez k-kolorowanie właściwe wierzchołków grafu G rozumiemy takie przyporządkowanie wierzchołkom grafu liczb naturalnych ze zbioru {1,...,
Bardziej szczegółowoWykłady z Matematyki Dyskretnej
Wykłady z Matematyki Dyskretnej dla kierunku Informatyka dr Instytut Informatyki Politechnika Krakowska Wykłady na bazie materiałów: dra hab. Andrzeja Karafiata dr hab. Joanny Kołodziej, prof. PK Kolorowanie
Bardziej szczegółowoMinimalizacja formuł Boolowskich
Minimalizacja formuł Boolowskich Stosowanie reguł algebry Boole a w celu minimalizacji funkcji logicznych jest niedogodne brak metody, aby stwierdzić czy dana formuła może być jeszcze minimalizowana czasami
Bardziej szczegółowoDrzewa spinające MST dla grafów ważonych Maksymalne drzewo spinające Drzewo Steinera. Wykład 6. Drzewa cz. II
Wykład 6. Drzewa cz. II 1 / 65 drzewa spinające Drzewa spinające Zliczanie drzew spinających Drzewo T nazywamy drzewem rozpinającym (spinającym) (lub dendrytem) spójnego grafu G, jeżeli jest podgrafem
Bardziej szczegółowoKATEDRA INFORMATYKI TECHNICZNEJ. Ćwiczenia laboratoryjne z Logiki Układów Cyfrowych. ćwiczenie 204
Opracował: prof. dr hab. inż. Jan Kazimierczak KATEDA INFOMATYKI TECHNICZNEJ Ćwiczenia laboratoryjne z Logiki Układów Cyfrowych ćwiczenie 204 Temat: Hardware'owa implementacja automatu skończonego pełniącego
Bardziej szczegółowoKody blokowe Wykład 2, 10 III 2011
Kody blokowe Wykład 2, 10 III 2011 Literatura 1. R.M. Roth, Introduction to Coding Theory, 2006 2. W.C. Huffman, V. Pless, Fundamentals of Error-Correcting Codes, 2003 3. D.R. Hankerson et al., Coding
Bardziej szczegółowoLaboratorium. Szyfrowanie algorytmami Vernam a oraz Vigenere a z wykorzystaniem systemu zaimplementowanego w układzie
Laboratorium Szyfrowanie algorytmami Vernam a oraz Vigenere a z wykorzystaniem systemu zaimplementowanego w układzie programowalnym FPGA. 1. Zasada działania algorytmów Algorytm Vernam a wykorzystuje funkcję
Bardziej szczegółowo8. Neuron z ciągłą funkcją aktywacji.
8. Neuron z ciągłą funkcją aktywacji. W tym ćwiczeniu zapoznamy się z modelem sztucznego neuronu oraz przykładem jego wykorzystania do rozwiązywanie prostego zadania klasyfikacji. Neuron biologiczny i
Bardziej szczegółowoW ujęciu abstrakcyjnym automat parametryczny <A> można wyrazić następującą "ósemką":
KATEDRA INFORMATYKI TECHNICZNEJ Ćwiczenia laboratoryjne z Logiki Układów Cyfrowych ćwiczenie 206 Temat: Automat parametryczny. Wiadomości podstawowe Automat parametryczny jest automatem skończonym
Bardziej szczegółowoRównoległy algorytm wyznaczania bloków dla cyklicznego problemu przepływowego z przezbrojeniami
Równoległy algorytm wyznaczania bloków dla cyklicznego problemu przepływowego z przezbrojeniami dr inż. Mariusz Uchroński Wrocławskie Centrum Sieciowo-Superkomputerowe Agenda Cykliczny problem przepływowy
Bardziej szczegółowoAdam Opara. Dekompozycyjne metody syntezy układów kombinacyjnych wykorzystujące binarne diagramy decyzyjne
POLITECHNIKA ŚLĄSKA W GLIWICACH WYDZIAŁ AUTOMATYKI ELEKTRONIKI I INFORMATYKI INSTYTUT INFORMATYKI Adam Opara Dekompozycyjne metody syntezy układów kombinacyjnych wykorzystujące binarne diagramy decyzyjne
Bardziej szczegółowoPodstawy Automatyki. Wykład 13 - Układy bramkowe. dr inż. Jakub Możaryn. Warszawa, Instytut Automatyki i Robotyki
Wykład 13 - Układy bramkowe Instytut Automatyki i Robotyki Warszawa, 2015 Układy z elementów logicznych Bramki logiczne Elementami logicznymi (bramkami logicznymi) są urządzenia o dwustanowym sygnale wyjściowym
Bardziej szczegółowoOchrona własności intelektualnej projektów w układach FPGA poprzez szyfrowanie danych konfiguracyjnych
Ochrona własności intelektualnej projektów w układach FPGA poprzez szyfrowanie danych konfiguracyjnych (Na przykładzie projektowania układów sterujacych) Grzegorz Łabiak i Marek Węgrzyn Instytut Informatyki
Bardziej szczegółowoWSTĘP. Budowa bramki NAND TTL, ch-ka przełączania, schemat wewnętrzny, działanie 2
WSTĘP O liczbie elementów użytych do budowy jakiegoś urządzenia elektronicznego, a więc i o możliwości obniżenia jego ceny, decyduje dzisiaj liczba zastosowanych w nim układów scalonych. Najstarszą rodziną
Bardziej szczegółowoWstęp do Techniki Cyfrowej... Teoria automatów i układy sekwencyjne
Wstęp do Techniki Cyfrowej... Teoria automatów i układy sekwencyjne Alfabety i litery Układ logiczny opisywany jest przez wektory, których wartości reprezentowane są przez ciągi kombinacji zerojedynkowych.
Bardziej szczegółowoMatematyczne Podstawy Informatyki
Matematyczne Podstawy Informatyki dr inż. Andrzej Grosser Instytut Informatyki Teoretycznej i Stosowanej Politechnika Częstochowska Rok akademicki 2013/2014 Informacje podstawowe 1. Konsultacje: pokój
Bardziej szczegółowoRealizacja bezpiecznego programowalnego sterownika logicznego z wykorzystaniem języków HDL
Realizacja bezpiecznego programowalnego sterownika logicznego z wykorzystaniem języków HDL Arkadiusz Bukowiec 1 Radosław Gąsiorek 2 Agnieszka Węgrzyn 3 Prezentowany referat przedstawia ogólną koncepcję
Bardziej szczegółowoĆWICZENIE 1: Przeszukiwanie grafów cz. 1 strategie ślepe
Instytut Mechaniki i Inżynierii Obliczeniowej Wydział Mechaniczny Technologiczny, Politechnika Śląska www.imio.polsl.pl METODY HEURYSTYCZNE ĆWICZENIE 1: Przeszukiwanie grafów cz. 1 strategie ślepe opracował:
Bardziej szczegółowoAiSD zadanie trzecie
AiSD zadanie trzecie Gliwiński Jarosław Marek Kruczyński Konrad Marek Grupa dziekańska I5 5 czerwca 2008 1 Wstęp Celem postawionym przez zadanie trzecie było tzw. sortowanie topologiczne. Jest to typ sortowania
Bardziej szczegółowoElektronika i techniki mikroprocesorowe
Elektronika i techniki mikroprocesorowe Technika cyfrowa ZłoŜone one układy cyfrowe Katedra Energoelektroniki, Napędu Elektrycznego i Robotyki Wydział Elektryczny, ul. Krzywoustego 2 PLAN WYKŁADU idea
Bardziej szczegółowoPrzykład planowania sieci publicznego transportu zbiorowego
TRANSPORT PUBLICZNY Przykład planowania sieci publicznego transportu zbiorowego Źródło: Bieńczak M., 2015 Politechnika Poznańska, Wydział Maszyn Roboczych i Transportu 1 METODYKA ZAŁOśENIA Dostarczanie
Bardziej szczegółowoPRACA MINIMALNA ZIĘBNICZEGO OBIEGU LEWOBIEŻNEGO
Dariusz Nanowski Akademia Morska w Gdyni PRACA MINIMALNA ZIĘBNICZEGO OBIEGU LEWOBIEŻNEGO W artykule odniesiono się do dostępnej literatury i zawarto własne analizy związane z określaniem pracy minimalnej
Bardziej szczegółowoWprowadzenie Podstawy Fundamentalne twierdzenie Kolorowanie. Grafy planarne. Przemysław Gordinowicz. Instytut Matematyki, Politechnika Łódzka
Grafy planarne Przemysław Gordinowicz Instytut Matematyki, Politechnika Łódzka Grafy i ich zastosowania Wykład 12 Plan prezentacji 1 Wprowadzenie 2 Podstawy 3 Fundamentalne twierdzenie 4 Kolorowanie grafów
Bardziej szczegółowoSchematy Piramid Logicznych
Schematy Piramid Logicznych geometryczna interpretacja niektórych formuł Paweł Jasionowski Politechnika Śląska w Gliwicach Wydział Matematyczno-Fizyczny Streszczenie Referat zajmuje się następującym zagadnieniem:
Bardziej szczegółowo1.Wprowadzenie do projektowania układów sekwencyjnych synchronicznych
.Wprowadzenie do projektowania układów sekwencyjnych synchronicznych.. Przerzutniki synchroniczne Istota działania przerzutników synchronicznych polega na tym, że zmiana stanu wewnętrznego powinna nastąpić
Bardziej szczegółowoTEORETYCZNE PODSTAWY INFORMATYKI
1 TEORETYCZNE PODSTAWY INFORMATYKI 16/01/2017 WFAiS UJ, Informatyka Stosowana I rok studiów, I stopień Repetytorium złożoność obliczeniowa 2 Złożoność obliczeniowa Notacja wielkie 0 Notacja Ω i Θ Rozwiązywanie
Bardziej szczegółowo2. SYNTEZA UKŁADÓW LOGICZNYCH REALIZOWANYCH NA BAZIE DEMULTIFLEK3ERÓW
ZESZYTY NAUKOWE POLITECHNIKI ŁĘSKIEJ 1975 Serias Automatyka z. 34 Nr kol. 456 Ferdynand Wagner Liarla n Budka Instytut Automatyki Przemysłowej i Pomiarów SYNTEZA UKŁADÓW LOGICZNYCH REALIZOWANYCH HA BAZIE
Bardziej szczegółowo1 Automaty niedeterministyczne
Szymon Toruńczyk 1 Automaty niedeterministyczne Automat niedeterministyczny A jest wyznaczony przez następujące składniki: Alfabet skończony A Zbiór stanów Q Zbiór stanów początkowych Q I Zbiór stanów
Bardziej szczegółowo