Ochrona własności intelektualnej projektów w układach FPGA poprzez szyfrowanie danych konfiguracyjnych

Wielkość: px
Rozpocząć pokaz od strony:

Download "Ochrona własności intelektualnej projektów w układach FPGA poprzez szyfrowanie danych konfiguracyjnych"

Transkrypt

1 Ochrona własności intelektualnej projektów w układach FPGA poprzez szyfrowanie danych konfiguracyjnych (Na przykładzie projektowania układów sterujacych) Grzegorz Łabiak i Marek Węgrzyn Instytut Informatyki i Elektroniki Uniwersytet Zielonogórski 17 marca 2015 Grzegorz Łabiak i Marek Węgrzyn (UZ IIE) Ochrona IP w FPGA poprzez szyfrowanie danych konfiguracyjnych 17 marca / 16

2 Plan wystapienia 1 Wprowadzenie 2 Projektowanie w technologii FPGA 3 Kryptograficzna ochrona własności intelektualnej 4 Przykład 5 Podsumowanie Grzegorz Łabiak i Marek Węgrzyn (UZ IIE) Ochrona IP w FPGA poprzez szyfrowanie danych konfiguracyjnych 17 marca / 16

3 Wprowadzenie układy FPGA (1/2) Układy FPGA stanowia wydajne środowisko do realizacji układów cyfrowych ogólnego przeznaczenia W łatwy sposób moga być programowane i przeprogramowywane przez użytkownika Szczególnie dobrze nadaja się do zastosowań w układach sterowania Nowoczesne układy oferuja kryptograficzna ochronę projektu Jest to szczególnie istotne w przypadku realizacji projektów objętych zastrzeżeniami patentowanymi, jak na przykład: specjalizowane algorytmy sterowanie reaktorem chemicznym, gdzie przebieg procesu jest chroniony przed konkurencja Grzegorz Łabiak i Marek Węgrzyn (UZ IIE) Ochrona IP w FPGA poprzez szyfrowanie danych konfiguracyjnych 17 marca / 16

4 Wprowadzenie układy FPGA (2/2) Ang. Field Programmable Gate Array Układy bramek programowane przez użytkownika (poza fabryka, w polu ) matryca połączeniowa bloki I/O blok logiczny kanały łączące pionowe kanały łączące poziome Układ XC5VLX50T: matryca 120 CLB (Configurable Logic Block) 28,800 6-wejściowych LUT (Look-Up Table) 480 KB rozproszonej pamięci RAM 240 KB w rejestrach przesuwnych 28,800 przerzutników Grzegorz Łabiak i Marek Węgrzyn (UZ IIE) Ochrona IP w FPGA poprzez szyfrowanie danych konfiguracyjnych 17 marca / 16

5 Ścieżka projektowa Modelowanie koncepcyjne Pierwsze ujęcie formalne FSM Sieć Petriego Maszyna stanów (diagram statechart) Języki HDL jako pośrednik między notacjami graficznymi a systemami CAD Synteza lista połaczeń dostępnych zasobów sprzętowych (bramki, przerzutniki itp.) Implementacja odwzorowanie w konkretne urzadzenie FPGA, plik bitstream Grzegorz Łabiak i Marek Węgrzyn (UZ IIE) Ochrona IP w FPGA poprzez szyfrowanie danych konfiguracyjnych 17 marca / 16

6 Ścieżka projektowa diagram Modelowanie koncepcyjne (np. UML) Pierwsze ujęcie formalne FSM Sieć Petriego Maszyna stanowa (statecharts) Diagram aktywności Języki HDL VHDL Verilog Xilinx ISE Synteza (lista połączeń) Implementacja (odwzorowanie w urządzenie) program impact plik.bit FPGA plik.nky Grzegorz Łabiak i Marek Węgrzyn (UZ IIE) Ochrona IP w FPGA poprzez szyfrowanie danych konfiguracyjnych 17 marca / 16

7 Ochrona zasobów sprzętowych w środowisku Xilinx Kryptograficzny system ochrony układu Virtex-5 składa się dwu części: programistycznej ochrony pliku konfiguracyjnego (bitstream) ochrony sprzętowej wyróżnionej dedykowanej pamięcia dla przechowywania klucza szyfrujacego Szyfrowanie pliku z danymi konfiguracyjnymi przeprowadzane jest zgodnie ze standardem AES Klucz szyfrujacy ma 256-bitów, co daje daje 1, możliwych kombinacji Zapisanie klucza w dedykowanej pamięci układu podtrzymywanego osobnym zasilaniem (od 1V do 3,6V) Bezpieczny transfer zaszyfrowanych danych między komputerem badź pamięcia a układem FPGA Grzegorz Łabiak i Marek Węgrzyn (UZ IIE) Ochrona IP w FPGA poprzez szyfrowanie danych konfiguracyjnych 17 marca / 16

8 Akademicki system HiCoS System automatycznego projektowania hierarchicznych współbieżnych sterowników binarnych (HCFSM) Wejściem jest tekstowa reprezentacja maszyny stanowej (statecharts, UML) Wewnętrznie zachowanie sterownika opisane jest równaniami logicznymi reprezentowanymi przez BDD (binarne diagramy decyzyjne) Wyjściem jest plik w VHDL, zawierajacy przerzutniki definiujace stan globalny wraz z ich funkcjami wzbudzeń (RTL) Statecharts (SSF file) Boolean Equations (BDDs) HiCoS system Symbolic Set of States (characteristic function) VHDL (flip-flops and excitation functions) VHDL (RTL Level) Grzegorz Łabiak i Marek Węgrzyn (UZ IIE) Ochrona IP w FPGA poprzez szyfrowanie danych konfiguracyjnych 17 marca / 16

9 Sterownik z HiCoS jako układ cyfrowy Układ jest układem synchronicznym (sygnał clock) Sterownik składa się z przerzutników, których złożenie definiuje stan globalny sterownika Przerzutniki sa wzbudzane funkcjami wzbudzeń zbudowanych na podstawie diagramu maszyny stanowej i zasad odpaleń tranzcycji Funkcje wzbudzeń sa uzależnione od wyjść przerzutników Wyjście z układu ustalane jest przez funkcje wyjściowe HiCoS controller input signals clock reset Excitation functions Flip-flop Register Output functions output signals Grzegorz Łabiak i Marek Węgrzyn (UZ IIE) Ochrona IP w FPGA poprzez szyfrowanie danych konfiguracyjnych 17 marca / 16

10 Obrotowe stanowisko do wiercenia schemat ideowy Stół obrotowy z trzema stanowiska obróbczymi 1. stanowisko: obrabiany element jest mocowany 2. stanowisko: obrabiany element jest wiercony 3. stanowisko: obrabiany element jest sprawdzany Obróbka elementu powtarza się cyklicznie Rotary table Drilling station Element Raw element in Completed element out Test Grzegorz Łabiak i Marek Węgrzyn (UZ IIE) Ochrona IP w FPGA poprzez szyfrowanie danych konfiguracyjnych 17 marca / 16

11 Obrotowe stanowisko do wiercenia diagram statechart Start Start1!Rp*X1 Rp*X1 Rotation3 do / {Rt} Machining2 A1 - input A2 - drilling A3 - testing Checking4 F!F Forward5 do / {Y11} X11 Backward6 do / {Y12} X12 Checking8 D!D Clamping9 do / {Y21} X21 Drilling10 do / {Y22} X22 DrillBwd11 do / {Y23} X23 ChuckBwd12 do / {Y24} X24 Checking14 T!T LowerTester15 do / {Y31} X31 RiseTester16 do / {Y32} X32 FreeElem17 do / {Y33} X33 RemElem18 do / {Y34} X34 Grzegorz Łabiak i Marek Węgrzyn (UZ IIE) Ochrona IP w FPGA poprzez szyfrowanie danych konfiguracyjnych 17 marca / 16

12 Praca w środowisku ISE Grzegorz Łabiak i Marek Węgrzyn (UZ IIE) Ochrona IP w FPGA poprzez szyfrowanie danych konfiguracyjnych 17 marca / 16

13 Ustawienia środowiska ISE do zakodowania pliku bitstream Zawartość pliku.nky klucz szyfrujacy w zapisie szesnastkowym Device xc5vlx50tff1136; Key 0 4B B B B ; Key StartCBC 4B B ; Dane szyfrujace w postaci znaków ASCII Key 0 - KBBS2015KBBS2015KBBS2015KBBS2015 Key StartCBC KBBS2015KBBS2015 Grzegorz Łabiak i Marek Węgrzyn (UZ IIE) Ochrona IP w FPGA poprzez szyfrowanie danych konfiguracyjnych 17 marca / 16

14 Porównanie plików bitstream: jawny i zakodowany Grzegorz Łabiak i Marek Węgrzyn (UZ IIE) Ochrona IP w FPGA poprzez szyfrowanie danych konfiguracyjnych 17 marca / 16

15 Praca z programem impact Grzegorz Łabiak i Marek Węgrzyn (UZ IIE) Ochrona IP w FPGA poprzez szyfrowanie danych konfiguracyjnych 17 marca / 16

16 Podsumowanie Kryptograficzna ochrona projektu w układach FPGA odbywa się poprzez programistyczna ochronę pliku konfiguracyjnego (bitstream) ochronę sprzętowa wyróżnionej pamięci dla przechowywania klucza szyfrujacego Kodowanie pliku bitstream chroni projekt przed: nieautoryzowana analiza i modyfikacja zarówno w układzie (pamięć klucz szyfrujacego) jak i poza nim (zaszyfrowany projekt) Grzegorz Łabiak i Marek Węgrzyn (UZ IIE) Ochrona IP w FPGA poprzez szyfrowanie danych konfiguracyjnych 17 marca / 16

Projektowanie układów FPGA. Żródło*6+.

Projektowanie układów FPGA. Żródło*6+. Projektowanie układów FPGA Żródło*6+. Programowalne układy logiczne W elektronice cyfrowej funkcjonują dwa trendy rozwoju: Specjalizowane układy scalone ASIC (ang. Application Specific Integrated Circuits)

Bardziej szczegółowo

HiCoS akademicki system do projektowania hierarchicznych współbieżnych cyfrowych układów sterowania

HiCoS akademicki system do projektowania hierarchicznych współbieżnych cyfrowych układów sterowania Grzegorz Łabiak Wydział Elektrotechniki, Informatyki i Telekomunikacji Uniwersytet Zielonogórski ul. Podgórna 50, 65-246 Zielona Góra HiCoS akademicki system do projektowania hierarchicznych współbieżnych

Bardziej szczegółowo

ZASTOSOWANIA UKŁADÓW FPGA W ALGORYTMACH WYLICZENIOWYCH APPLICATIONS OF FPGAS IN ENUMERATION ALGORITHMS

ZASTOSOWANIA UKŁADÓW FPGA W ALGORYTMACH WYLICZENIOWYCH APPLICATIONS OF FPGAS IN ENUMERATION ALGORITHMS inż. Michał HALEŃSKI Wojskowy Instytut Techniczny Uzbrojenia ZASTOSOWANIA UKŁADÓW FPGA W ALGORYTMACH WYLICZENIOWYCH Streszczenie: W artykule przedstawiono budowę oraz zasadę działania układów FPGA oraz

Bardziej szczegółowo

Opracował: Jan Front

Opracował: Jan Front Opracował: Jan Front Sterownik PLC PLC (Programowalny Sterownik Logiczny) (ang. Programmable Logic Controller) mikroprocesorowe urządzenie sterujące układami automatyki. PLC wykonuje w sposób cykliczny

Bardziej szczegółowo

Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki. ĆWICZENIE Nr 8 (3h) Implementacja pamięci ROM w FPGA

Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki. ĆWICZENIE Nr 8 (3h) Implementacja pamięci ROM w FPGA Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 8 (3h) Implementacja pamięci ROM w FPGA Instrukcja pomocnicza do laboratorium z przedmiotu Programowalne Struktury

Bardziej szczegółowo

Katedra Mikroelektroniki i Technik Informatycznych

Katedra Mikroelektroniki i Technik Informatycznych Katedra Mikroelektroniki i Technik Informatycznych Bloki obieralne na kierunku Mechatronika rok akademicki 2013/2014 ul. Wólczańska 221/223, budynek B18 www.dmcs.p.lodz.pl Nowa siedziba Katedry 2005 2006

Bardziej szczegółowo

Programowanie sterowników PLC wprowadzenie

Programowanie sterowników PLC wprowadzenie Programowanie sterowników PLC wprowadzenie Zakład Teorii Maszyn i Automatyki Katedra Podstaw Techniki Felin p.110 http://ztmia.ar.lublin.pl/sips waldemar.samociuk@up.lublin,pl Sterowniki programowalne

Bardziej szczegółowo

Sterowniki Programowalne (SP)

Sterowniki Programowalne (SP) Sterowniki Programowalne (SP) Wybrane aspekty procesu tworzenia oprogramowania dla sterownika PLC Podstawy języka funkcjonalnych schematów blokowych (FBD) Politechnika Gdańska Wydział Elektrotechniki i

Bardziej szczegółowo

Układy reprogramowalne i SoC Implementacja w układach FPGA

Układy reprogramowalne i SoC Implementacja w układach FPGA Układy reprogramowalne i SoC Implementacja w układach FPGA Prezentacja jest współfinansowana przez Unię Europejską w ramach Europejskiego Funduszu Społecznego w projekcie pt. Innowacyjna dydaktyka bez

Bardziej szczegółowo

Bezpieczeństwo informacji oparte o kryptografię kwantową

Bezpieczeństwo informacji oparte o kryptografię kwantową WYŻSZA SZKOŁA BIZNESU W DĄBROWIE GÓRNICZEJ WYDZIAŁ ZARZĄDZANIA INFORMATYKI I NAUK SPOŁECZNYCH Instrukcja do laboratorium z przedmiotu: Bezpieczeństwo informacji oparte o kryptografię kwantową Instrukcja

Bardziej szczegółowo

FPGA, CPLD, SPLD. Synteza systemów reprogramowalnych 1/27. dr inż. Mariusz Kapruziak mkapruziak@wi.ps.pl pok. 107, tel. 449 55 44

FPGA, CPLD, SPLD. Synteza systemów reprogramowalnych 1/27. dr inż. Mariusz Kapruziak mkapruziak@wi.ps.pl pok. 107, tel. 449 55 44 Synteza systemów reprogramowalnych /27 dr inż. Mariusz Kapruziak mkapruziak@wi.ps.pl pok. 07, tel. 449 55 44 FPGA, CPLD, SPLD 945 950 955 960 965 970 975 980 985 990 995 2000 0 D CLK update v cur Q Q 0

Bardziej szczegółowo

Ukªady Kombinacyjne - cz ± I

Ukªady Kombinacyjne - cz ± I Ukªady Kombinacyjne - cz ± I Sebastian Kurczyk sebastian.kurczyk@polsl.pl Piotr Krauze piotr.krauze@polsl.pl 13 kwietnia 2013 Streszczenie Celem niniejszego laboratorium jest zapoznanie studentów z metodami

Bardziej szczegółowo

JĘZYKI PROGRAMOWANIA STEROWNIKÓW

JĘZYKI PROGRAMOWANIA STEROWNIKÓW JĘZYKI PROGRAMOWANIA STEROWNIKÓW dr inż. Wiesław Madej Wstęp Języki programowania sterowników 15 h wykład 15 h dwiczenia Konsultacje: - pokój 325A - środa 11 14 - piątek 11-14 Literatura Tadeusz Legierski,

Bardziej szczegółowo

Laboratorium. Szyfrowanie algorytmami Vernam a oraz Vigenere a z wykorzystaniem systemu zaimplementowanego w układzie

Laboratorium. Szyfrowanie algorytmami Vernam a oraz Vigenere a z wykorzystaniem systemu zaimplementowanego w układzie Laboratorium Szyfrowanie algorytmami Vernam a oraz Vigenere a z wykorzystaniem systemu zaimplementowanego w układzie programowalnym FPGA. 1. Zasada działania algorytmów Algorytm Vernam a wykorzystuje funkcję

Bardziej szczegółowo

Kierunek Inżynieria Akustyczna, V rok Programowalne Układy Cyfrowe. Platforma sprzętowa. Rajda & Kasperek 2014 Katedra Elektroniki AGH 1

Kierunek Inżynieria Akustyczna, V rok Programowalne Układy Cyfrowe. Platforma sprzętowa. Rajda & Kasperek 2014 Katedra Elektroniki AGH 1 Kierunek Inżynieria Akustyczna, V rok Programowalne Układy Cyfrowe Platforma sprzętowa Rajda & Kasperek 2014 Katedra Elektroniki AGH 1 Program wykładu Architektura układów FPGA Rodzina Xilinx Spartan-6

Bardziej szczegółowo

THE HARDWARE IMPLMENTATION OF THE PS/2 PROTOCOL ON SPARTAN 3 FPGA DEVICE IMPLEMENTACJA SPRZĘTOWA PROTOKOŁU PS/2 W UKLADZIE FPGA SPARTAN 3

THE HARDWARE IMPLMENTATION OF THE PS/2 PROTOCOL ON SPARTAN 3 FPGA DEVICE IMPLEMENTACJA SPRZĘTOWA PROTOKOŁU PS/2 W UKLADZIE FPGA SPARTAN 3 Szymon Kozień IV rok Koło Naukowe Techniki Cyfrowej Dr inż. Wojciech Mysiński opiekun naukowy THE HARDWARE IMPLMTATION OF THE PS/ PROTOCOL ON SPARTAN FPGA DEVICE IMPLEMTACJA SPRZĘTOWA PROTOKOŁU PS/ W UKLADZIE

Bardziej szczegółowo

Układy FPGA. Programowalne Układy Cyfrowe dr inż. Paweł Russek

Układy FPGA. Programowalne Układy Cyfrowe dr inż. Paweł Russek Układy FPGA Programowalne Układy Cyfrowe dr inż. Paweł Russek Program wykładu Geneza Technologia Struktura Funktory logiczne, sieć połączeń, bloki we/wy Współczesne układy FPGA Porównanie z ASIC Literatura

Bardziej szczegółowo

Spis treści 1. Wstęp 2. Ćwiczenia laboratoryjne LPM

Spis treści 1. Wstęp 2. Ćwiczenia laboratoryjne LPM Spis treści 1. Wstęp... 9 2. Ćwiczenia laboratoryjne... 12 2.1. Środowisko projektowania Quartus II dla układów FPGA Altera... 12 2.1.1. Cel ćwiczenia... 12 2.1.2. Wprowadzenie... 12 2.1.3. Przebieg ćwiczenia...

Bardziej szczegółowo

napięcie-częstotliwość

napięcie-częstotliwość Przetwornik napięcie-częstotliwość Czytnik TLD Fizyka Medyczna, studia II stopnia, Dozymetria i elektronika w medycynie 1 Czytnik TLD RA 94 2 Czytnik TLD RA 94 FOT PIF ZWN PLT PTW Fotopowielacz Przetwornik

Bardziej szczegółowo

Proste układy sekwencyjne

Proste układy sekwencyjne Proste układy sekwencyjne Układy sekwencyjne to takie w których niektóre wejścia są sterowany przez wyjściaukładu( zawierają sprzężenie zwrotne ). Układy sekwencyjne muszą zawierać elementy pamiętające

Bardziej szczegółowo

Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki. ĆWICZENIE Nr 4 (3h) Przerzutniki, zatrzaski i rejestry w VHDL

Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki. ĆWICZENIE Nr 4 (3h) Przerzutniki, zatrzaski i rejestry w VHDL Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 4 (3h) Przerzutniki, zatrzaski i rejestry w VHDL Instrukcja pomocnicza do laboratorium z przedmiotu Synteza układów

Bardziej szczegółowo

Literatura. adów w cyfrowych. Projektowanie układ. Technika cyfrowa. Technika cyfrowa. Bramki logiczne i przerzutniki.

Literatura. adów w cyfrowych. Projektowanie układ. Technika cyfrowa. Technika cyfrowa. Bramki logiczne i przerzutniki. Literatura 1. D. Gajski, Principles of Digital Design, Prentice- Hall, 1997 2. C. Zieliński, Podstawy projektowania układów cyfrowych, PWN, Warszawa 2003 3. G. de Micheli, Synteza i optymalizacja układów

Bardziej szczegółowo

Cyfrowe układy scalone

Cyfrowe układy scalone Cyfrowe układy scalone Ryszard J. Barczyński, 2010 2015 Politechnika Gdańska, Wydział FTiMS, Katedra Fizyki Ciała Stałego Materiały dydaktyczne do użytku wewnętrznego Cyfrowe układy scalone Układy cyfrowe

Bardziej szczegółowo

Układy logiczne układy cyfrowe

Układy logiczne układy cyfrowe Układy logiczne układy cyfrowe Jak projektować układy cyfrowe (systemy cyfrowe) Układy arytmetyki rozproszonej filtrów cyfrowych Układy kryptograficzne Evatronix KontrolerEthernet MAC (Media Access Control)

Bardziej szczegółowo

Elektronika i techniki mikroprocesorowe

Elektronika i techniki mikroprocesorowe Elektronika i techniki mikroprocesorowe Technika cyfrowa ZłoŜone one układy cyfrowe Katedra Energoelektroniki, Napędu Elektrycznego i Robotyki Wydział Elektryczny, ul. Krzywoustego 2 PLAN WYKŁADU idea

Bardziej szczegółowo

Implementacja Gigabitowego Ethernetu na układach FPGA dla eksperymentów fizycznych

Implementacja Gigabitowego Ethernetu na układach FPGA dla eksperymentów fizycznych Implementacja Gigabitowego Ethernetu na układach FPGA dla eksperymentów fizycznych Grzegorz Korcyl Plan 1. Systemy akwizycji danych 2. Używana elektronika 3. Układy FPGA 4. Programowanie FPGA 5. Implementacja

Bardziej szczegółowo

Struktura i działanie jednostki centralnej

Struktura i działanie jednostki centralnej Struktura i działanie jednostki centralnej ALU Jednostka sterująca Rejestry Zadania procesora: Pobieranie rozkazów; Interpretowanie rozkazów; Pobieranie danych Przetwarzanie danych Zapisywanie danych magistrala

Bardziej szczegółowo

Architektura Systemów Komputerowych 2

Architektura Systemów Komputerowych 2 Architektura Systemów Komputerowych 2 Pytania egzaminacyjne z części pisemnej mgr inż. Leszek Ciopiński Wykład I 1. Historia i ewolucja architektur komputerowych 1.1. Czy komputer Z3 jest zgodny z maszyną

Bardziej szczegółowo

Opis przedmiotu zamówienia

Opis przedmiotu zamówienia Opis przedmiotu zamówienia Stanowiska do badań algorytmów sterowania interfejsów energoelektronicznych zasobników energii bazujących na układach programowalnych FPGA. Stanowiska laboratoryjne mają służyć

Bardziej szczegółowo

Ćwiczenia z S7-1200. S7-1200 jako Profinet-IO Controller. FAQ Marzec 2012

Ćwiczenia z S7-1200. S7-1200 jako Profinet-IO Controller. FAQ Marzec 2012 Ćwiczenia z S7-1200 S7-1200 jako Profinet-IO Controller FAQ Marzec 2012 Spis treści 1 Opis zagadnienie poruszanego w ćwiczeniu. 3 1.1 Wykaz urządzeń..... 3 2 KONFIGURACJA S7-1200 PLC.. 4 2.1 Nowy projekt.

Bardziej szczegółowo

Wygląd okna aplikacji Project Navigator.

Wygląd okna aplikacji Project Navigator. Laboratorium przedmiotu Podstawy Techniki Cyfrowej ćw.1: Układy kombinacyjne Wprowadzenie: Wszelkie realizacje układowe projektów w ramach laboratorium z przedmiotu Podstawy Techniki Cyfrowej będą tworzone

Bardziej szczegółowo

Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki

Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 7 (2h) Obsługa urządzenia peryferyjnego z użyciem pamięci w VHDL. Instrukcja do zajęć laboratoryjnych z przedmiotu

Bardziej szczegółowo

Współczesne techniki informacyjne

Współczesne techniki informacyjne Współczesne techniki informacyjne są multimedialne, można oczekiwać, że po cywilizacji pisma (i druku) nastąpi etap cywilizacji obrazowej czyli coraz większa jest potrzeba gromadzenia i przysyłania wielkiej

Bardziej szczegółowo

1.Wprowadzenie do projektowania układów sekwencyjnych synchronicznych

1.Wprowadzenie do projektowania układów sekwencyjnych synchronicznych .Wprowadzenie do projektowania układów sekwencyjnych synchronicznych.. Przerzutniki synchroniczne Istota działania przerzutników synchronicznych polega na tym, że zmiana stanu wewnętrznego powinna nastąpić

Bardziej szczegółowo

Programowalne Układy Cyfrowe Laboratorium

Programowalne Układy Cyfrowe Laboratorium Zdjęcie opracowanej na potrzeby prowadzenia laboratorium płytki przedstawiono na Rys.1. i oznaczono na nim najważniejsze elementy: 1) Zasilacz i programator. 2) Układ logiki programowalnej firmy XILINX

Bardziej szczegółowo

Adresowanie obiektów. Adresowanie bitów. Adresowanie bajtów i słów. Adresowanie bajtów i słów. Adresowanie timerów i liczników. Adresowanie timerów

Adresowanie obiektów. Adresowanie bitów. Adresowanie bajtów i słów. Adresowanie bajtów i słów. Adresowanie timerów i liczników. Adresowanie timerów Adresowanie obiektów Bit - stan pojedynczego sygnału - wejście lub wyjście dyskretne, bit pamięci Bajt - 8 bitów - wartość od -128 do +127 Słowo - 16 bitów - wartość od -32768 do 32767 -wejście lub wyjście

Bardziej szczegółowo

Wykorzystanie układów FPGA w implementacji systemów bezpieczeństwa sieciowego typu Firewall

Wykorzystanie układów FPGA w implementacji systemów bezpieczeństwa sieciowego typu Firewall Grzegorz Sułkowski, Maciej Twardy, Kazimierz Wiatr Wykorzystanie układów FPGA w implementacji systemów bezpieczeństwa sieciowego typu Firewall Plan prezentacji 1. Architektura Firewall a załoŝenia 2. Punktu

Bardziej szczegółowo

Katedra Systemów Cyfrowego Przetwarzania Sygnałów

Katedra Systemów Cyfrowego Przetwarzania Sygnałów Katedra Systemów Cyfrowego Przetwarzania Sygnałów Proponowana specjalnośd I stopnia (inżynierska) dr inż. Wiesław Madej Pok 325A Informatyka Specjalnośd: Programowanie Systemów Automatyki Programowanie

Bardziej szczegółowo

REALIZACJA KONTROLERÓW

REALIZACJA KONTROLERÓW Uniwersytet Zielonogórski Wydział Elektrotechniki, Informatyki i Telekomunikacji PRACA MAGISTERSKA REALIZACJA KONTROLERÓW O PODWYŻSZONYM STOPNIU BEZPIECZEŃSTWA W FPGA O ARCHITEKTURZE Z WBUDOWANYMI PROCESORAMI

Bardziej szczegółowo

Grupy pytań na egzamin inżynierski na kierunku Informatyka

Grupy pytań na egzamin inżynierski na kierunku Informatyka Grupy pytań na egzamin inżynierski na kierunku Informatyka Dla studentów studiów dziennych Należy wybrać dwie grupy pytań. Na egzaminie zadane zostaną 3 pytania, każde z innego przedmiotu, pochodzącego

Bardziej szczegółowo

Projektowanie z użyciem procesora programowego Nios II

Projektowanie z użyciem procesora programowego Nios II Projektowanie z użyciem procesora programowego Nios II WSTĘP Celem ćwiczenia jest nauczenie projektowania układów cyfrowych z użyciem wbudowanych procesorów programowych typu Nios II dla układów FPGA firmy

Bardziej szczegółowo

PROGRAMOWALNE STEROWNIKI LOGICZNE

PROGRAMOWALNE STEROWNIKI LOGICZNE PROGRAMOWALNE STEROWNIKI LOGICZNE I. Wprowadzenie Klasyczna synteza kombinacyjnych i sekwencyjnych układów sterowania stosowana do automatyzacji dyskretnych procesów produkcyjnych polega na zaprojektowaniu

Bardziej szczegółowo

Organizacja pamięci VRAM monitora znakowego. 1. Tryb pracy automatycznej

Organizacja pamięci VRAM monitora znakowego. 1. Tryb pracy automatycznej Struktura stanowiska laboratoryjnego Na rysunku 1.1 pokazano strukturę stanowiska laboratoryjnego Z80 z interfejsem częstościomierza- czasomierz PFL 21/22. Rys.1.1. Struktura stanowiska. Interfejs częstościomierza

Bardziej szczegółowo

Systemy wbudowane. Układy programowalne

Systemy wbudowane. Układy programowalne Systemy wbudowane Układy programowalne Układy ASIC Application Specific Integrated Circuits Podstawowy rozdział cyfrowych układów scalonych: Wielkie standardy: standardowe, uniwersalne elementy o strukturze

Bardziej szczegółowo

LABORATORIUM ELEKTRONIKA Projektowanie koderów, transkoderów i dekoderów w języku VHDL

LABORATORIUM ELEKTRONIKA Projektowanie koderów, transkoderów i dekoderów w języku VHDL LABORATORIUM ELEKTRONIKA Projektowanie koderów, transkoderów i dekoderów w języku VHDL 1. Cel ćwiczenia W ćwiczeniu student projektuje i implementuje w strukturze układu FPGA (Field Programmable Gate Array)

Bardziej szczegółowo

Układy programowalne. Wykład z ptc część 5

Układy programowalne. Wykład z ptc część 5 Układy programowalne Wykład z ptc część 5 Pamięci ROM Pamięci stałe typu ROM (Read only memory) umożliwiają jedynie odczytanie informacji zawartej w strukturze pamięci. Działanie: Y= X j *cs gdzie j=linia(a).

Bardziej szczegółowo

Opis przedmiotu zamówienia CZĘŚĆ 1

Opis przedmiotu zamówienia CZĘŚĆ 1 Opis przedmiotu zamówienia CZĘŚĆ 1 Stanowiska do badań algorytmów sterowania interfejsów energoelektronicznych zasobników energii bazujących na układach programowalnych FPGA. Stanowiska laboratoryjne mają

Bardziej szczegółowo

Wstęp do Informatyki. dr inż. Paweł Pełczyński ppelczynski@swspiz.pl

Wstęp do Informatyki. dr inż. Paweł Pełczyński ppelczynski@swspiz.pl Wstęp do Informatyki dr inż. Paweł Pełczyński ppelczynski@swspiz.pl Literatura 1. Brookshear, J. G. (2003). Informatyka w ogólnym zarysie. WNT, Warszawa. 3. Małecki, R. Arendt D. Bryszewski A. Krasiukianis

Bardziej szczegółowo

Podział układów cyfrowych. rkijanka

Podział układów cyfrowych. rkijanka Podział układów cyfrowych rkijanka W zależności od przyjętego kryterium możemy wyróżnić kilka sposobów podziału układów cyfrowych. Poniżej podam dwa z nich związane ze sposobem funkcjonowania układów cyfrowych

Bardziej szczegółowo

Wykorzystanie standardu JTAG do programowania i debugowania układów logicznych

Wykorzystanie standardu JTAG do programowania i debugowania układów logicznych Politechnika Śląska w Gliwicach Wydział Automatyki Elektroniki i Informatyki Wykorzystanie standardu JTAG do programowania i debugowania układów logicznych Promotor dr inż. Jacek Loska Wojciech Klimeczko

Bardziej szczegółowo

Spis treúci. Księgarnia PWN: Krzysztof Wojtuszkiewicz - Urządzenia techniki komputerowej. Cz. 1. Przedmowa... 9. Wstęp... 11

Spis treúci. Księgarnia PWN: Krzysztof Wojtuszkiewicz - Urządzenia techniki komputerowej. Cz. 1. Przedmowa... 9. Wstęp... 11 Księgarnia PWN: Krzysztof Wojtuszkiewicz - Urządzenia techniki komputerowej. Cz. 1 Spis treúci Przedmowa... 9 Wstęp... 11 1. Komputer PC od zewnątrz... 13 1.1. Elementy zestawu komputerowego... 13 1.2.

Bardziej szczegółowo

Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki

Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 10 (3h) Implementacja interfejsu SPI w strukturze programowalnej Instrukcja pomocnicza do laboratorium z przedmiotu

Bardziej szczegółowo

Elektrotechnika II Stopień (I stopień / II stopień) Ogólno akademicki (ogólno akademicki / praktyczny)

Elektrotechnika II Stopień (I stopień / II stopień) Ogólno akademicki (ogólno akademicki / praktyczny) Załącznik nr 7 do Zarządzenia Rektora nr 10/12 z dnia 21 lutego 2012r. KARTA MODUŁU / KARTA PRZEDMIOTU Kod modułu Nazwa modułu Nazwa modułu w języku angielskim Obowiązuje od roku akademickiego 2012/2013

Bardziej szczegółowo

Specyfika projektowania Mariusz Rawski

Specyfika projektowania Mariusz Rawski CAD Specyfika projektowania Mariusz Rawski rawski@tele.pw.edu.pl http://rawski.zpt.tele.pw.edu.pl/ System cyfrowy pierwsze skojarzenie Urządzenia wprowadzania danych: klawiatury czytniki urządzenia przetwarzania

Bardziej szczegółowo

Projektowanie z użyciem softprocesora picoblaze w układach programowalnych firmy Xilinx

Projektowanie z użyciem softprocesora picoblaze w układach programowalnych firmy Xilinx Projektowanie z użyciem softprocesora picoblaze w układach programowalnych firmy Xilinx CEL ĆWICZENIA Celem ćwiczenia jest utrwalenie wiedzy dotyczącej budowy, działania i własności programowalnych układów

Bardziej szczegółowo

MODEL KOMÓRKI UKŁADU FPGA ZBUDOWANEGO W OPARCIU O BRAMKI PRĄDOWE

MODEL KOMÓRKI UKŁADU FPGA ZBUDOWANEGO W OPARCIU O BRAMKI PRĄDOWE MODEL KOMÓRKI UKŁADU FPGA ZBUDOWANEGO W OPARCIU O BRAMKI PRĄDOWE Oeg Maslennikow, Robert Berezowski, Przemysław Sołtan Politechnika Koszalińska, Wydział Elektroniki, ul. Partyzantów 17, 75-411 Koszalin

Bardziej szczegółowo

MODELOWANIE I PROGRAMOWANIE PRACY

MODELOWANIE I PROGRAMOWANIE PRACY Tadeusz MIKULCZYSKI 1, Daniel NOWAK 2, Rafał WICŁAWEK 3 Instytut Technologii Maszyn i Automatyzacji Politechniki Wrocławskiej, Wrocław 1. Streszczenie. Zaprezentowano metod Grafpol modelowania dyskretnych

Bardziej szczegółowo

CECHY URZĄDZENIA: Podłączenie wyświetlacza

CECHY URZĄDZENIA: Podłączenie wyświetlacza CECHY URZĄDZENIA: Napięcie zasilania: 230 VAC; Średni pobór prądu (gdy wyświetlany jest tekst) 0,25A; Maksymalny pobór prądu 0,45 A; Matryca LED o wymiarach 32 x 128 punktów, zbudowana z czerwonych diod

Bardziej szczegółowo

1. Aplikacja LOGO! App do LOGO! 8 i LOGO! 7

1. Aplikacja LOGO! App do LOGO! 8 i LOGO! 7 1. Aplikacja do LOGO! 8 i LOGO! 7 1.1. Przegląd funkcji Darmowa aplikacja umożliwia podgląd wartości parametrów procesowych modułu podstawowego LOGO! 8 i LOGO! 7 za pomocą smartfona lub tabletu przez sieć

Bardziej szczegółowo

Podstawowe wiadomości

Podstawowe wiadomości 1 Podstawowe wiadomości 10 1. Podstawowe wiadomości 1.1. Sterowniki podstawowe wiadomości Sterownik to urządzenie, którego podstawowym zadaniem jest sterowanie realizacją jakiegoś procesu. Sterownik generuje

Bardziej szczegółowo

Podstawy programowania III WYKŁAD 4

Podstawy programowania III WYKŁAD 4 Podstawy programowania III WYKŁAD 4 Jan Kazimirski 1 Podstawy UML-a 2 UML UML Unified Modeling Language formalny język modelowania systemu informatycznego. Aktualna wersja 2.3 Stosuje paradygmat obiektowy.

Bardziej szczegółowo

Bramki logiczne Podstawowe składniki wszystkich układów logicznych

Bramki logiczne Podstawowe składniki wszystkich układów logicznych Układy logiczne Bramki logiczne A B A B AND NAND A B A B OR NOR A NOT A B A B XOR NXOR A NOT A B AND NAND A B OR NOR A B XOR NXOR Podstawowe składniki wszystkich układów logicznych 2 Podstawowe tożsamości

Bardziej szczegółowo

Emulator sterowników PLC serii FX

Emulator sterowników PLC serii FX Seminarium dyplomowe prezentacja tematów prac magisterskich Autorzy : Krzysztof Mokrzycki, Tomasz Pawlak Emulator sterowników PLC serii Promotor : dr in ż. Zygmunt Kubiak 1 Co to są sterowniki PLC? PLC

Bardziej szczegółowo

Zakład Układów Elektronicznych i Termografii (www.thermo.p.lodz.pl) Prezentacja bloków i przedmiotów wybieralnych

Zakład Układów Elektronicznych i Termografii (www.thermo.p.lodz.pl) Prezentacja bloków i przedmiotów wybieralnych Zakład Układów Elektronicznych i Termografii (www.thermo.p.lodz.pl) Prezentacja bloków i przedmiotów wybieralnych Łódź, 21 kwietnia 2010r. Projektowanie układów analogowych i impulsowych Projektowanie

Bardziej szczegółowo

Krótkie wprowadzenie do ModelSim i Quartus2

Krótkie wprowadzenie do ModelSim i Quartus2 Krótkie wprowadzenie do ModelSim i Quartus2 wersja 04.2011 1 Plan Oprogramowanie Pliki źródłowe Scenariusze użycia 2 Programy Programy w wersji darmowej do pobrania ze strony www.altera.com ModelSim-Altera

Bardziej szczegółowo

Rozproszony system zbierania danych.

Rozproszony system zbierania danych. Rozproszony system zbierania danych. Zawartość 1. Charakterystyka rozproszonego systemu.... 2 1.1. Idea działania systemu.... 2 1.2. Master systemu radiowego (koordynator PAN).... 3 1.3. Slave systemu

Bardziej szczegółowo

Sterowniki Programowalne (SP)

Sterowniki Programowalne (SP) Sterowniki Programowalne (SP) O normie IEC 61131 Politechnika Gdańska Wydział Elektrotechniki i Automatyki Kierunek: Automatyka i Robotyka Studia stacjonarne I stopnia: rok III, semestr V dr inż. Tomasz

Bardziej szczegółowo

Zygmunt Kubiak Instytut Informatyki Politechnika Poznańska

Zygmunt Kubiak Instytut Informatyki Politechnika Poznańska Instytut Informatyki Politechnika Poznańska 1 Sieć Modbus w dydaktyce Protokół Modbus Rozwiązania sprzętowe Rozwiązania programowe Podsumowanie 2 Protokół Modbus Opracowany w firmie Modicon do tworzenia

Bardziej szczegółowo

Zwory na płycie z łączem szeregowym ustawienie zworek dla programowania.

Zwory na płycie z łączem szeregowym ustawienie zworek dla programowania. I. OPIS STANOWISKA DO BADANIA SILNIKÓW KROKOWYCH LINIOWYCH Pracą silnika można sterować za pomocą sterownika lub przez łącze szeregowe RS485/232 z komputera. Rysunek przedstawiający sposób podłączenia

Bardziej szczegółowo

Podstawy programowania

Podstawy programowania Podstawy programowania Część pierwsza Od języka symbolicznego do języka wysokiego poziomu Autor Roman Simiński Kontakt roman.siminski@us.edu.pl www.us.edu.pl/~siminski Niniejsze opracowanie zawiera skrót

Bardziej szczegółowo

2. Zastosowanie standardu Wi-Fi w systemach AMR... 21

2. Zastosowanie standardu Wi-Fi w systemach AMR... 21 Spis treści Słowo wstępne... 9 1. PLC PRIME w systemach zdalnego odczytu... 11 1.1.. Wprowadzenie...12 1.2.. Charakterystyka PLC PRIME...12 1.3.. Warstwa fizyczna PLC PRIME...14 1.4.. Warstwa MAC PLC PRIME...14

Bardziej szczegółowo

Uniwersytet w Białymstoku Wydział Ekonomiczno-Informatyczny w Wilnie SYLLABUS na rok akademicki 2010/2011

Uniwersytet w Białymstoku Wydział Ekonomiczno-Informatyczny w Wilnie SYLLABUS na rok akademicki 2010/2011 SYLLABUS na rok akademicki 010/011 Tryb studiów Studia stacjonarne Kierunek studiów Informatyka Poziom studiów Pierwszego stopnia Rok studiów/ semestr 1(rok)/1(sem) Specjalność Bez specjalności Kod katedry/zakładu

Bardziej szczegółowo

INSTALACJA LICENCJI SIECIOWEJ NET HASP Wersja 8.32

INSTALACJA LICENCJI SIECIOWEJ NET HASP Wersja 8.32 INSTALACJA LICENCJI SIECIOWEJ NET HASP Wersja 8.32 Spis Treści 1. Wymagania... 2 1.1. Wymagania przy korzystaniu z klucza sieciowego... 2 1.2. Wymagania przy uruchamianiu programu przez internet... 2 2.

Bardziej szczegółowo

Komputerowe Systemy Przemysłowe: Modelowanie - UML. Arkadiusz Banasik arkadiusz.banasik@polsl.pl

Komputerowe Systemy Przemysłowe: Modelowanie - UML. Arkadiusz Banasik arkadiusz.banasik@polsl.pl Komputerowe Systemy Przemysłowe: Modelowanie - UML Arkadiusz Banasik arkadiusz.banasik@polsl.pl Plan prezentacji Wprowadzenie UML Diagram przypadków użycia Diagram klas Podsumowanie Wprowadzenie Języki

Bardziej szczegółowo

Laboratorium nr 1 Szyfrowanie i kontrola integralności

Laboratorium nr 1 Szyfrowanie i kontrola integralności Laboratorium nr 1 Szyfrowanie i kontrola integralności Wprowadzenie Jedną z podstawowych metod bezpieczeństwa stosowaną we współczesnych systemach teleinformatycznych jest poufność danych. Poufność danych

Bardziej szczegółowo

UKŁADY SEKWENCYJNE Opracował: Andrzej Nowak

UKŁADY SEKWENCYJNE Opracował: Andrzej Nowak PODSTAWY TEORII UKŁADÓW CYFROWYCH UKŁADY SEKWENCYJNE Opracował: Andrzej Nowak Bibliografia: Urządzenia techniki komputerowej, K. Wojtuszkiewicz http://pl.wikipedia.org/ Układem sekwencyjnym nazywamy układ

Bardziej szczegółowo

Organizacja laboratorium. Zadania do wykonania w czasie laboratorium z części PSPICE

Organizacja laboratorium. Zadania do wykonania w czasie laboratorium z części PSPICE Organizacja laboratorium W czasie laboratorium należy wykonać 9 ćwiczeń, po 3 z części PSPICE, Verilog oraz VHDL. Ćwiczenia punktowane są odpowiednio po 5, 5, 6 (PSPICE), 5, 6, 6 (Verilog) oraz 5, 6, 6

Bardziej szczegółowo

ROLA I MIEJSCE JĘZYKA UML W PROJEKTOWANIU STEROWNIKÓW CYFROWYCH

ROLA I MIEJSCE JĘZYKA UML W PROJEKTOWANIU STEROWNIKÓW CYFROWYCH II Konferencja Naukowa KNWS'05 "Informatyka- sztuka czy rzemios o" 15-18 czerwca 2005, Z otniki Luba skie ROLA I MIEJSCE JĘZYKA UML W PROJEKTOWANIU STEROWNIKÓW CYFROWYCH Grzegorz Łabiak Instytut Informatyki

Bardziej szczegółowo

Wydział Elektryczny. Katedra Automatyki i Elektroniki. Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: PROGRAMOWALNE STRUKTURY LOGICZNE

Wydział Elektryczny. Katedra Automatyki i Elektroniki. Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: PROGRAMOWALNE STRUKTURY LOGICZNE Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: PROGRAMOWALNE STRUKTURY LOGICZNE ES1C420 300 Ćwiczenie Nr 1 SYSTEM CAD

Bardziej szczegółowo

PROTOTYPOWANIE UKŁADÓW ELEKTRONICZNYCH Programowalne układy logiczne FPGA Maciej Rosół, Katedra Automatyki AGH, e-mail: mr@ia.agh.edu.

PROTOTYPOWANIE UKŁADÓW ELEKTRONICZNYCH Programowalne układy logiczne FPGA Maciej Rosół, Katedra Automatyki AGH, e-mail: mr@ia.agh.edu. DATA: Ćwiczenie nr 4 PROTOTYPOWANIE UKŁADÓW ELEKTRONICZNYCH Programowalne układy logiczne FPGA Maciej Rosół, Katedra Automatyki AGH, e-mail: mr@ia.agh.edu.pl 1. Cel ćwiczenia Celem ćwiczenia jest zapoznanie

Bardziej szczegółowo

LABORATORIUM TECHNIKA CYFROWA LICZNIKI I REJESTRY. Rev.1.1

LABORATORIUM TECHNIKA CYFROWA LICZNIKI I REJESTRY. Rev.1.1 LABORATORIUM TECHNIKA CYFROWA LICZNIKI I REJESTRY Rev.1.1 1. Cel ćwiczenia Praktyczna weryfikacja wiedzy teoretycznej z zakresu projektowania układów kombinacyjnych oraz arytmetycznych 2. Projekty Przy

Bardziej szczegółowo

UML cz. III. UML cz. III 1/36

UML cz. III. UML cz. III 1/36 UML cz. III UML cz. III 1/36 UML cz. III 2/36 Diagram współpracy Diagramy współpracy: prezentują obiekty współdziałające ze sobą opisują rolę obiektów w scenariuszu mogą prezentować wzorce projektowe UML

Bardziej szczegółowo

Sprzęt komputera - zespół układów wykonujących programy wprowadzone do pamięci komputera (ang. hardware) Oprogramowanie komputera - zespół programów

Sprzęt komputera - zespół układów wykonujących programy wprowadzone do pamięci komputera (ang. hardware) Oprogramowanie komputera - zespół programów Sprzęt komputera - zespół układów wykonujących programy wprowadzone do pamięci komputera (ang. hardware) Oprogramowanie komputera - zespół programów przeznaczonych do wykonania w komputerze (ang. software).

Bardziej szczegółowo

Technologie informacyjne (3) Zdzisław Szyjewski

Technologie informacyjne (3) Zdzisław Szyjewski Technologie informacyjne (3) Zdzisław Szyjewski Technologie informacyjne Technologie pracy z komputerem Funkcje systemu operacyjnego Przykłady systemów operacyjnych Zarządzanie pamięcią Zarządzanie danymi

Bardziej szczegółowo

Szyfrowanie danych w SZBD

Szyfrowanie danych w SZBD Szyfrowanie danych w SZBD dr inż. Maciej Nikodem Instytut Informatyki, Automatyki i Robotyki maciej.nikodem@pwr.wroc.pl 1 Czy potrzebujemy szyfrowania w SZBD? prawo, kontrola dostępu, ochrona przed: administratorem,

Bardziej szczegółowo

Wykład 4 Bezpieczeństwo przesyłu informacji; Szyfrowanie

Wykład 4 Bezpieczeństwo przesyłu informacji; Szyfrowanie Wykład 4 Bezpieczeństwo przesyłu informacji; Szyfrowanie rodzaje szyfrowania kryptografia symetryczna i asymetryczna klucz publiczny i prywatny podpis elektroniczny certyfikaty, CA, PKI IPsec tryb tunelowy

Bardziej szczegółowo

Systemy wbudowane. Paweł Pełczyński ppelczynski@swspiz.pl

Systemy wbudowane. Paweł Pełczyński ppelczynski@swspiz.pl Systemy wbudowane Paweł Pełczyński ppelczynski@swspiz.pl 1 Program przedmiotu Wprowadzenie definicja, zastosowania, projektowanie systemów wbudowanych Mikrokontrolery AVR Programowanie mikrokontrolerów

Bardziej szczegółowo

ŚRODOWISKO PC WORX JAKO WSPARCIE W NAUCE PROGRAMOWANIA STEROWNIKÓW PLC

ŚRODOWISKO PC WORX JAKO WSPARCIE W NAUCE PROGRAMOWANIA STEROWNIKÓW PLC Mgr inż. Szymon BORYS Wojskowa Akademia Techniczna DOI: 10.17814/mechanik.2015.7.213 ŚRODOWISKO PC WORX JAKO WSPARCIE W NAUCE PROGRAMOWANIA STEROWNIKÓW PLC Streszczenie: W artykule przedstawiono możliwość

Bardziej szczegółowo

Wielokontekstowy sterownik programowalny przyszłości wykorzystujący układy programowalne psoc

Wielokontekstowy sterownik programowalny przyszłości wykorzystujący układy programowalne psoc Wielokontekstowy sterownik programowalny przyszłości wykorzystujący układy programowalne psoc Dariusz Kania* Celem artykułu jest przedstawienie koncepcji działania wielokontekstowego sterownika przemysłowego

Bardziej szczegółowo

Ćwiczenie 01 - Strona nr 1 ĆWICZENIE 01

Ćwiczenie 01 - Strona nr 1 ĆWICZENIE 01 ĆWICZENIE 01 Ćwiczenie 01 - Strona nr 1 Polecenie: Bez użycia narzędzi elektronicznych oraz informatycznych, wykonaj konwersje liczb z jednego systemu liczbowego (BIN, OCT, DEC, HEX) do drugiego systemu

Bardziej szczegółowo

koniec punkt zatrzymania przepływów sterowania na diagramie czynności

koniec punkt zatrzymania przepływów sterowania na diagramie czynności Diagramy czynności opisują dynamikę systemu, graficzne przedstawienie uszeregowania działań obrazuje strumień wykonywanych czynności z ich pomocą modeluje się: - scenariusze przypadków użycia, - procesy

Bardziej szczegółowo

Projektowanie. Projektowanie mikroprocesorów

Projektowanie. Projektowanie mikroprocesorów WYKŁAD Projektowanie mikroprocesorów Projektowanie układ adów w cyfrowych - podsumowanie Algebra Boole a Bramki logiczne i przerzutniki Automat skończony System binarny i reprezentacja danych Synteza logiczna

Bardziej szczegółowo

INŻYNIERIA OPROGRAMOWANIA

INŻYNIERIA OPROGRAMOWANIA INSTYTUT INFORMATYKI STOSOWANEJ 2013 INŻYNIERIA OPROGRAMOWANIA Inżynieria Oprogramowania Proces ukierunkowany na wytworzenie oprogramowania Jak? Kto? Kiedy? Co? W jaki sposób? Metodyka Zespół Narzędzia

Bardziej szczegółowo

Projekt z przedmiotu Systemy akwizycji i przesyłania informacji. Temat pracy: Licznik binarny zliczający do 10.

Projekt z przedmiotu Systemy akwizycji i przesyłania informacji. Temat pracy: Licznik binarny zliczający do 10. Projekt z przedmiotu Systemy akwizycji i przesyłania informacji Temat pracy: Licznik binarny zliczający do 10. Andrzej Kuś Aleksander Matusz Prowadzący: dr inż. Adam Stadler Układy cyfrowe przetwarzają

Bardziej szczegółowo

Projektowania Układów Elektronicznych CAD Laboratorium

Projektowania Układów Elektronicznych CAD Laboratorium Projektowania Układów Elektronicznych CAD Laboratorium ĆWICZENIE NR 3 Temat: Symulacja układów cyfrowych. Ćwiczenie demonstruje podstawowe zasady analizy układów cyfrowych przy wykorzystaniu programu PSpice.

Bardziej szczegółowo

UKŁADY CYFROWE. Układ kombinacyjny

UKŁADY CYFROWE. Układ kombinacyjny UKŁADY CYFROWE Układ kombinacyjny Układów kombinacyjnych są bramki. Jedną z cech układów kombinacyjnych jest możliwość przedstawienia ich działania (opisu) w postaci tabeli prawdy. Tabela prawdy podaje

Bardziej szczegółowo

Kurs SINAMICS G120 Konfiguracja i uruchomienie. Spis treści. Dzień 1

Kurs SINAMICS G120 Konfiguracja i uruchomienie. Spis treści. Dzień 1 Spis treści Dzień 1 I Sterowanie napędami wprowadzenie (wersja 1301) I-3 Przykładowa budowa silnika asynchronicznego I-4 Przykładowa budowa silnika asynchronicznego I-5 Przykładowa zależności momentu od

Bardziej szczegółowo

Większe możliwości dzięki LabVIEW 2009: programowanie równoległe, technologie bezprzewodowe i funkcje matematyczne w systemach czasu rzeczywistego

Większe możliwości dzięki LabVIEW 2009: programowanie równoległe, technologie bezprzewodowe i funkcje matematyczne w systemach czasu rzeczywistego Większe możliwości dzięki LabVIEW 2009: programowanie równoległe, technologie bezprzewodowe i funkcje matematyczne w systemach czasu rzeczywistego Dziś bardziej niż kiedykolwiek narzędzia używane przez

Bardziej szczegółowo

WebPack nadal bezpłatnie, ale z licencją

WebPack nadal bezpłatnie, ale z licencją Narzędzia konstruktora WebPack nadal bezpłatnie, ale z licencją Xilinx zmienił zasady udostępniania bezpłatnego oprogramowania Dodatkowe materiały na CD Czytelnicy zainteresowani realizacją projektów na

Bardziej szczegółowo

Rozdział 19 Analogowa karta rozszerzeń we / wy

Rozdział 19 Analogowa karta rozszerzeń we / wy Rozdział 19 Analogowa karta rozszerzeń we / wy Dla jednostek głównych serii FBs wyposażonych w mniej niż 20 punktów, które nie mają interfejsu do rozszerzenia o moduły we / wy, firma FATEK opracowała specjalną

Bardziej szczegółowo