FPGA, CPLD, SPLD. Synteza systemów reprogramowalnych 1/27. dr inż. Mariusz Kapruziak pok. 107, tel

Transkrypt

1 Synteza systemów reprogramowalnych /27 dr inż. Mariusz Kapruziak pok. 07, tel FPGA, CPLD, SPLD D CLK update v cur Q Q 0 a 0 a b b DIR DIR D 0 v ma x E DIR DIR v cur a_ a + a<b a>b a a = a b b a b b e D S = D + v cur '0' v cur a - DIR DIR 0 0 S max + _ S max + _ 24 S setpos 24 v cur S cur Transistors ICs (General) SRAMs & DRAMs Microprocessors SPLDs CPLDs ASICs FPGAs CLK update S setpos v ma x a - a + PARAMETRY USTAWIANE PRZEZ UZYTKOWNIKA

2 . Wstęp /27 Procesor, FPGA\CPLD vs mikroprocesor PROCESOR Procesory strukturalne Procesory proceduralne ASIC/ASSP PLD? mikrokontroler mikroprocesor SPLD CPLD FPGA

3 M. Kapruziak, Implementacja regulatora optymalnego o najkrótszym czasie dojścia do zadanej pozycji, wysłane na RUC Wstęp /27 Strukturalna realizacja regulatora optymalnego 0 CLK update v cur D PAMIĘĆ ROZPROSZONA W STRUKTURZE Q Q 0 a 0 a b b DIR DIR D v max E v cur DIR DIR 5 5 a_ a + a<b a>b a a 0 = a b b e a b b D S = D + v cur '0' v cur a DIR DIR 0 0 S max + _ S max + _ 24 S setpos 24 v cur S cur Komórki pamięci CLK update S setpos v max a - a + PARAMETRY USTAWIANE PRZEZ UZYTKOWNIKA

4 . Wstęp /27 Architektura von Neumana i jej znaczenie. specjalizowana funkcja składana jest z sekwencyjnie wykonywanych uniwersalnych operacji (program) 2. program i dane są logicznie rozdzielone 3. program i dane zndajdują się fizycznie w tej samej pamięci 4. pamięć zawierajaca zarówno program jak i dane łączy się z procesorem jedną wspólną szyną John von Neumann Komputer von Neumanna: maszyna automatyczna do wykonywania operacji pobiarania instrukcji i wykonywania instrukcji na przemian (fetch-execute mechine) P.E. Ceruzzi, A History of Modern Computing, MIT Press 2003

5 . Wstęp /27 Komputer W. Stallings, Organizacja i architektura systemu komputerowego, WNT 2003

6 . Wstęp /27 Synteza systemów reprogramowalnych - zakres kursu Wykład. SPLD/CPLD/FPGA Wykład 2. Język Verilog składnia języka Wykład 3. Język Verilog synteza logiczna Wykład 4. Język VHDL Wykład 5. Synteza poziomu architektury i kostynteza sprzętowo-programowa Propozycja 6. Język SystemVerilog Propozycja 7. Systemy dynamicznie rekonfigurowalne + historia systemów rekonfigurowalnych

7 2. SPLD = Simple PLD /27 Krótka historia Transistors ICs (General) SRAMs & DRAMs Microprocessors SPLDs CPLDs ASICs FPGAs C.M. Maxfield, The Design Warrior s Guide to FPGAs, Linacre House 2004

8 2. SPLD = Simple PLD /27 SPLD = Simple Programmable Logic Devices

9 2. SPLD = Simple PLD /27 Przykład C.M. Maxfield, The Design Warrior s Guide to FPGAs, Linacre House 2004

10 2. SPLD = Simple PLD /27 PROM l l l

11 2. SPLD = Simple PLD /27 PLAs Programmable Logic Arrays

12 2. SPLD = Simple PLD /27 PALs Programmable Array Logic l l l

13 2. SPLD = Simple PLD /27 MMI MegaPAL Predefined OR array l l l Transistors ROZBUDOWANA MATRYCA AND MegaSlow ;)) ICs (General) SRAMs & DRAMs Microprocessors SPLDs CPLDs ASICs FPGAs

14 3. CPLD = Complex PLD /27 CPLD Complex Programmable Logic Devices

15 3. CPLD = Complex PLD /27 CPLD Complex Programmable Logic Devices

16 4. FPGA = Field Programmable Gate Array /27 FPGA Field Programmable Gate Arrays

17 4. FPGA = Field Programmable Gate Array Koncepcja CLB /27

18 4. FPGA = Field Programmable Gate Array LUT Look Up Table /27

19 4. FPGA = Field Programmable Gate Array /27 6-bit SR Wielofunkcyjny LUT 6 x RAM 4-input LUT 6-bit SR 6x RAM 4-input LUT

20 4. FPGA = Field Programmable Gate Array /27 CLB Configurable Logic Block Slice 6-bit SR 6x RAM 4-input LUT Logic Cell (LC) LUT MUX REG 6-bit SR 6x RAM 4-input LUT Logic Cell (LC) CLB CLB Configurable logic block (CLB) Slice Slice Logic cell Logic cell Logic cell Logic cell LUT MUX REG Slice Slice CLB CLB Logic cell Logic cell Logic cell Logic cell

21 4. FPGA = Field Programmable Gate Array /27 Inne układy w FPGA RAM blocks Multipliers Logic blocks

22 4. FPGA = Field Programmable Gate Array /27 Producenci układów FPGA/CPLD Xilinx : Virtex (5/4/2) Spartan 3 CoolRunner-II Altera : Stratix (III/II) Cyclone (III/II/I) Arria MAX (II/I) Actel : ProASIC Fusion IGLOO Lattice : LatticeSC LatticeEC LatticeXP MachX0 ispmach (System Chip) (Economy) (expand Programmability) QuickLogic : Eclipse (II/I) QuickRAM ArcticLink, PolarPro

23 5. Xilinx Spartan3 FPGA /27 Xilinx Spartan3 ogólna struktura

24 5. Xilinx Spartan3 FPGA /27 Xilinx Spartan3 IOB

25 5. Xilinx Spartan3 FPGA /27 Xilinx Spartan3 CLB

26 Synteza systemów reprogramowalnych 26/27 Polecana literatura ) C.M. Maxfield, The Design Warrior s Guide to FPGAs, Linacre House 2004 Rozdział -6 strony - 8 2) Xilinx, Spartan-3 FPGA Family Complete Datasheet, strony 3) J. Pasierbiński, P. Zbysiński, Układy programowalne w praktyce, WKŁ 200

27 Synteza systemów reprogramowalnych 27/27 dr inż. Mariusz Kapruziak pok. 07, tel KONIEC