Politechnika Warszawska
|
|
- Kazimiera Kurek
- 6 lat temu
- Przeglądów:
Transkrypt
1 Politechnika Warszawska Instytut Metrologii i Inżynierii Biomedycznej ul. Św. Andrzeja Boboli 8, Warszawa Logiczne Układy Programowalne Wykład II Układy PLD - wprowadzenie dr inż. Jakub Żmigrodzki j.zmigrodzki@mchtr.pw.edu.pl Warszawa, 2011
2 PLAN PREZENTACJI 1. Informacje ogólne, 2. Rodzaje układów PLD 3. CPLD vs FPGA 4. FPGA vs Procesory DSP 5. Projektowanie i testowanie urządzeń cyfrowych zawierających układy PLD 2
3 UKŁADY PLD Definicja... (PLD Programmable Logic Devices) to cyfrowe układy scalone zawierające wytworzone we wspólnym procesie technologicznym uniwersalne zasoby logiczne takie jak: Bramki logiczne, Przerzutniki, Bloki cyfrowe ogólnego przeznaczenia (np.: bloki pamięciowe), Specjalizowane bloki cyfrowe (np.: układy mnożące), Układy wejścia/wyjścia. Liczne... z których większość nie jest w sposób stały połączona z konkretnymi zasobami logicznymi. Układy programowalne są tak naprawdę... a nie programowalne. 3
4 UKŁADY PLD Podział (Simple Programmable Logic Devices), (Complex Programmable Logic Devices), (Field Programmable Gate Array), (Field Programmable Object Array), 4
5 UKŁADY PLD Producenci Xilinx, Altera, ~80% całego rynku. Lattice Semiconductor, Actel, SiliconBlue Technologies, Achronix, Tabula, 5
6 UKŁADY PLD SPLD Układy typu SPLD (Simple Programmable Logic Devices) cechują się... złożonością pojedynczy układ zawiera nie więcej niż około 1000 bramek logicznych. Układy takie składają się najczęściej z trzech poziomów: Matrycy..., Matrycy..., Poziomu..., Wyróżnia się następujące typy układów SPLD: PLA/FPLA (Programmable Logic Arrays), PAL (Programmable Array Logic), GAL (Generic Array Logic). 6
7 UKŁADY PLD CPLD I/O BIO MK 11 LAB A MK 1m MK 11 LAB B MK 1m BIO I/O I/O MK n1 MK nm MK n1 MK nm I/O PIA I/O BIO MK 11 MK 1m MK 11 MK 1m BIO I/O I/O MK n1 MK nm MK n1 MK nm I/O LAB C LAB D PIA Programmable Interconnect Array programowalna matryca połączeń wewnętrznych, LAB Logic Array Block, MK Macrocell MakroKomórki, BIO Block IO, I/O Input/Output, 7
8 UKŁADY PLD CPLD - makrokomórka z/do BIO Sygnały globalne (GCLR, GCLK, GEN) n DS D S Q RB C z/do PIA PMFL CES EN R CS PMFL Programowalna Matryca Funkcji Logicznych, DS Data Select, CES Clock and Enable Select, CS Clear Select, RB Register Bypass, 8
9 UKŁADY PLD FPGA LAB (Logic Array Block) + MTI (MultiTrack Interconnect) Bloki DSP najczęściej układy mnożące, Bloki pamięci EMB, Bloki I/O ogólnego przeznaczenia, Dedykowane bloki I/O, Bloki PLL, 9
10 UKŁADY PLD FPGA MTI MTI (MultiTrack Interconnect) - magistrale połączeń międzyblokowych LE DSP EMB MTI DSP EMB LAB 10
11 UKŁADY PLD FPGA LE LUT Look Up Table, DS Data Select, Sygnały globalne danego bloku LAB (GCLR, GCLK, GEN) Sygnał przeniesienia z poprzedniego LE n SRS Set/Reset Select, CS Clock Select, RB Register Bypass, Wejścia danych Z reguły 3-5. LUT DS D S Q RB1 Wyjście do globalnej magistrali połączeń C Sygnał przeniesienia do następnego LE SRS EN R RB2 Wyjście do lokalnej magistrali połączeń danego bloku LAB CS Konfigurowalny przerzutnik: D, JK, SR, T 11
12 UKŁADY PLD FPOA ALU Arithmetic Logic Unit -jednostka arytmetycznologiczna, MAC Multiple Accumulator jednostka mnożącosumująca (akumulator), RF Register File blok pamięci, Wbudowane bloki pamięci SRAM, Dedykowane bloki I/O, Bloki I/O ogólnego przeznaczenia, FPOA nie są obecnie produkowane. 12
13 PORÓWNANIE CECH TYPOWYCH UKŁADÓW PLD Wydajność - f max sygnału zegarowego [MHz] Zasoby logiczne Liczba bloków LE (ekwiwalent) CPLD (MAX V) Klasa low-cost (Cyclene IV) FPGA Klasa middlerange (Arria II) Klasa high-end (Stratix IV) EMB [kb] 8 (flash) Układy mnożące 18x18bit Cena [USD] 0,90 12,00 17,93 315,52 389, , ,99 Zmodyfikowany wsp. dobroci D=(f max LE)/koszt Dane pochodzą z informacji zawartych w katalogach i notach aplikacyjnych firmy Altera stan na
14 PORÓWNANIE CECH TYPOWYCH UKŁADÓW PLD Wydajność Zasoby logiczne Fmax [MHz] LIczba bloków typu LE min max 1 min max CPLD (MAX V) Klasa middlerange (Arria II) Klasa low-cost (Cyclene IV) Klasa high-end (Stratix IV) Koszt CPLD (MAX V) Klasa middlerange (Arria II) Klasa low-cost (Cyclene IV) Klasa high-end (Stratix IV) Cena [USD] ,1 min max CPLD (MAX V) Klasa middlerange (Arria II) Klasa low-cost (Cyclene IV) Klasa high-end (Stratix IV) 14
15 PORÓWNANIE CECH TYPOWYCH UKŁADÓW PLD Wsp. dobroci D [(MHz L.LE)/USD] min max CPLD (MAX V) Klasa middlerange (Arria II) Klasa low-cost (Cyclene IV) Klasa high-end (Stratix IV) Zalety Wady CPLD Programowalne w sposób nieulotny Cena FPGA Zawierają specyficzne bloki cyfrowe. Z reguły programowane w sposób ulotny. 15
16 Porównanie cech FPGA i DSP DSP Digital Signal Processor procesor sygnałowy. DSP FPGA Wydajność MMAC (Million Multiply Accumulate Operations Per Second) w przypadku FPGA oszacowanie tego typu danych jest trudno mierzalne ze względu na możliwości różnej implementacji dane raczej zaniżone. Cena [USD] Wydajność/Cena ,5 7,3 27 1,1 Specyficznie makrobloki cyfrowe np. sterowniki TCP/IP, USB, graficzne, magistrali danych Elastyczność TAK Softwarowa NIE Softwarowa i Hardwarowa Dane pochodzą z artykułu: Michałowski, G.: DSP czy FPGA?, ElektronikaB2B [online], 2008, [dostęp ], Dostępny w Internecie:
17 UKŁADY SPECJALIZOWANE ASIC Application-Specific Integrated Circuit ASIC są to układy scalone wytwarzane Projektowanie i przygotowanie procesu technologicznego umożliwiającego wytworzenie takich układów jest dosyć drogie, co ogranicza ich stosowalność do projektów układów, które mają być wytwarzane w... 17
18 PROJEKTOWANIE Układów Cyfrowych z użyciem PLD 1 Formalizacja opisu: Wymagania, Założenia, Specyfikacja, 2 Projekt...: Wybór metodyki projektowania (up down, down up), Schemat blokowy, Wybór sposobu opisu bloków funkcjonalnych (język HDL, behawioralne, strukturalnie), 3 Projekt...: Projekt zawartości układów PLD i jego weryfikacja, Opis układu elektronicznego schemat ideowy (elektryczny), Projekt PCB, 4 Budowa... i testy: Montaż i wstępne uruchomienie, Testowanie projektu, Prezentacja modelu, 5 Budowa..., 18
19 HDL Język Opisu Sprzętu... (HDL - Hardware Description Language) służy do opisu układów cyfrowych. Istnieją dwa zasadnicze sposoby opisu układów: Najpopularniejsze języki opisu sprzętu HDL to: VHDL, Verilog HDL, AHDL, Abel. 19
20 Środowiska projektowe EDA... projektu... projektu Środowiska wspomagające projektowanie EDA (Electronic Design Automation) z reguły zapewniają możliwość: tworzenie projektu układ (języki HDL, narzędzia graficzne, generatory standardowych bloków logicznych) syntezy układów, optymalizacji, dopasowywania (palce & route) projektu do konkretnego układu PLD, analiza czasowa, funkcjonalnej i strukturalnej symulacji, konfiguracja (programowanie) układów, testowania i weryfikacja fizycznej implementacji projektu. Popularne zintegrowane środowiska EDA do projektowania układów PLD to: Quartus II (Altera), ISE Design Suite (Xilinx), 20
21 ETAPY PROJEKTU EDA Wprowadzenie projektu Programy EDA umożliwiają (zazwyczaj) tworzenie opisu projektu następującymi metodami: Za pomocą..., Za pomocą..., Za pomocą... standardowych bloków (MegaWizard Plug-In Manager Quartus II), 21
22 ETAPY PROJEKTU EDA Analiza i Synteza Proces... polega na sprawdzeniu poprawności stworzonego opisu projektu. Proces... polega na transformację opisu projektu do opisu na poziomie przesłań rejestrowych (RTL Register Transfer Level). Po przeprowadzeniu syntezy, ale przed optymalizacją tworzona jest tzw...., która zawiera spis połączeń pomiędzy poszczególnymi elementami. 22
23 ETAPY PROJEKTU EDA Optymalizacja Proces optymalizacji może być rozłożony na kilka etapów np.: Optymalizacja podczas procesu... Optymalizacja pomiędzy procesem syntezy i rozmieszczania. Optymalizacja w procesie... projektu do docelowego układu PLD. 23
24 ETAPY PROJEKTU EDA Dopasowywanie Proces dopasowywania (fitter, palce, palce & route) polega na implementacji (umieszczeniu) uzyskanego w procesach syntezy i optymalizacji opisu projektu w docelowym układzie cyfrowym PLD. W przypadku układów CPLD realizowany jest jedynie proces.... W przypadku układów FPGA realizowany jest proces... Przebieg i rezultat procesu dopasowywania ma ogromny wpływ na jakoś i finalne parametry zaimplementowanego projektu. 24
25 ETAPY PROJEKTU EDA Analiza czasowa Analiza czasowa (Timing Analysis) pozwala na określenie... ścieżek sygnałowych wchodzących w skład danego projektu. 25
26 ETAPY PROJEKTU EDA Symulacja Symulacja poprawności projektu może być sprawdzana na wielu etapach: Symulacja...: na poziomie opisu RTL (RTL functional simulation), Po pełnej syntezie (post-synthesis functional simulation), Symulacja... (gate-level timing simulation): Umożliwia wykrycie hazardu, Nie umożliwia wykrycia stanów metastabilnych. 26
27 ETAPY PROJEKTU EDA Symulacja Z reguły stosuje się symulację: Funkcjonalną na poziomie opisu RTL: Najkrótszy czas kompilacji (analiza i wstępna synteza do RTL), Umożliwia sprawdzenie jedynie poprawności funkcjonalnej projektu, Strukturalną (gate-level timing simulation): Wymaga najdłuższego czasu kompilacji (wszystkie etapy), Umożliwia sprawdzenie poprawności funkcjonalnej i implementacji projektu. 27
28 ETAPY PROJEKTU EDA Inne analizy Oprogramowanie EDA umożliwia zazwyczaj również inne niż czasowe analizy projektu np.: Analizę jakości sygnałów we/wy (Signal Integrity Analysis), Analizę poboru i strat mocy w układzie (Power Estimation and Analysis), Inne, 28
29 ETAPY PROJEKTU EDA Programowanie Na podstawie danych wyjściowych procesu dopasowywania (fitter) tworzony jest w procesie... plik zawierający obraz implementacji projektu w danym układzie scalonym. Do konfigurowania układów PLD (programowania) najczęściej wykorzystywany jest interfejs JTAG. 29
30 TESTOWANIE Defekty w Układach Cyfr. - Przyczyny Efekty niestarannego montażu zwarcia lub przerwy, Efekty uszkodzeń mechanicznych (upadek, wibracje), Efekty uszkodzeń termicznych, 30
31 TESTOWANIE Defekty w Układach Cyfr. - Podział Częstość występowania poszczególnych typów defektów w układach cyfrowych w %. 1 Statyczne, Dynamiczne, Przypadkowe, Statyczne Dynamiczne Przypadkowe 31
32 TESTOWANIE UKŁADÓW CYFROWYCH... projektu polega na sprawdzeniu poprawności jego przygotowania. Testowanie polega na sprawdzeniu poprawność... danego projektu w dany układzie cyfrowym. 32
33 TESTOWANIE UKŁADÓW CYFROWYCH Testowanie W przypadku układów PLD testowanie umożliwia wykrycie jedynie błędów statycznych. 33
34 TESTOWANIE UKŁADÓW CYFROWYCH Ścieżka krawędziowa Testowanie układu za pomocą... polega na zapisie pobudzeń i odczycie odpowiedzi na te pobudzenia ze specjalnych umieszczonych w układzie elementów testujących BSC (Boundary Scan Cell). D1 D0 CLK CLR TMS TDI BSC 3 BSC 2 BSC 1 BSC 0 D C D CLR C CLR Q Q Kontroler TAP BSC 4 BSC 5 Q1 Q0 TCK TDO TAP (Test Access Port) - kontroler elementów BSC, TMS (Test Mode Select) wejście sterujące pracą automatu TAP, TDI (Test Data Input) szeregowe wejście danych, TDO (Test Data Output) szeregowe wyjście danych, TCK (Test Clock Input) wejście sygnału taktującego pracę automatu TAP, Fizyczne wyprowadzenia układu scalonego 34
35 TESTOWANIE UKŁADÓW CYFROWYCH Ścieżka krawędziowa el. BSC MC Multiplexer Capture Wejście standardowe RC Register Capture Wyjście SDO Wejście SDI SHIFT MC CLOCK D C RC Q UPDATE D C RU Q MU MODE Wyjście standardowe MU Multiplexer Update Sygnały sterujące kontrolera TAP RU Register Update Kolejne elementy BSC połączone są za pomocą linii SDI (Serial Data Input) i SDO (Serial Data Output). 35
36 TESTOWANIE UKŁADÓW CYFROWYCH Ścieżka krawędziowa JTAG Najpopularniejszym interfejsem wykorzystywanym do testowania i konfiguracji układów PLD jest interfejs.... Interfejs JTAG opisany jest standardem IEEE Standard Test Access Port and Boundary-Scan Architecture. IR (Instruction Register) Rejestr Instrukcji sterujący pracą rejestru danych Sygnały: UpdateIR, ShiftIR, ClockIR DR, TDI TMS TCLK TRTS Kontroler TAP Sygnały: UpdateDR, ShiftDR, ClockDR IR DR Interfejs JTAG TRTS (Test Reset) umożliwia asynch. Reset układu TAP, wejście to jest opcjonalne. MTDO TDO DR (Data Register) Blok rejestrów danych zawierający min.: Rejestry elementów BSC, Rejestr obejścia umożliwiający ominięcie danego układu w ścieżce testującej, Rejestr identyfikacji Rejestry programujące (ISP Insystem Programmability Register) i konfigurujące (ICR In-system Reconfigurability Register), 36
37 TESTOWANIE UKŁADÓW CYFROWYCH Ścieżka krawędziowa JTAG Interfejs JTAG umożliwia jednoczenie programowanie/testowanie wielu układów scalonych. PLD 1 PLD 2 PLD 3 TDI TDO TDI TDO TDI TDO TMS TCK TMS TCK TMS TCK Złącze inter. JTAG np.: komputer 37
38 Następne zajęcia Test zakres wykładu, Zajęcia lab. 38
39 Logiczne Układy Programowalne cz.2 Warszawa, 2011 Politechnika Warszawska Instytut Metrologii i Inżynierii Biomedycznej ul. Św. Andrzeja Boboli 8, Warszawa Logiczne Układy Programowalne Wykład II Układy PLD - wprowadzenie dr inż. Jakub Żmigrodzki j.zmigrodzki@mchtr.pw.edu.pl Warszawa, 2011 Politechnika Warszawska, IMiIB, ZIB 1
40 Logiczne Układy Programowalne cz.2 Warszawa, 2011 PLAN PREZENTACJI 1. Informacje ogólne, 2. Rodzaje układów PLD 3. CPLD vs FPGA 4. FPGA vs Procesory DSP 5. Projektowanie i testowanie urządzeń cyfrowych zawierających układy PLD 2 Politechnika Warszawska, IMiIB, ZIB 2
41 Logiczne Układy Programowalne cz.2 Warszawa, 2011 UKŁADY PLD Definicja... (PLD Programmable Logic Devices) to cyfrowe układy scalone zawierające wytworzone we wspólnym procesie technologicznym uniwersalne zasoby logiczne takie jak: Bramki logiczne, Przerzutniki, Bloki cyfrowe ogólnego przeznaczenia (np.: bloki pamięciowe), Specjalizowane bloki cyfrowe (np.: układy mnożące), Układy wejścia/wyjścia. Liczne... z których większość nie jest w sposób stały połączona z konkretnymi zasobami logicznymi. Układy programowalne są tak naprawdę... a nie programowalne. 3 Politechnika Warszawska, IMiIB, ZIB 3
42 Logiczne Układy Programowalne cz.2 Warszawa, 2011 UKŁADY PLD Podział (Simple Programmable Logic Devices), (Complex Programmable Logic Devices), (Field Programmable Gate Array), (Field Programmable Object Array), 4 Politechnika Warszawska, IMiIB, ZIB 4
43 Logiczne Układy Programowalne cz.2 Warszawa, 2011 UKŁADY PLD Producenci Xilinx, Altera, ~80% całego rynku. Lattice Semiconductor, Actel, SiliconBlue Technologies, Achronix, Tabula, 5 Politechnika Warszawska, IMiIB, ZIB 5
44 Logiczne Układy Programowalne cz.2 Warszawa, 2011 UKŁADY PLD SPLD Układy typu SPLD (Simple Programmable Logic Devices) cechują się... złożonością pojedynczy układ zawiera nie więcej niż około 1000 bramek logicznych. Układy takie składają się najczęściej z trzech poziomów: Matrycy..., Matrycy..., Poziomu..., Wyróżnia się następujące typy układów SPLD: PLA/FPLA (Programmable Logic Arrays), PAL (Programmable Array Logic), GAL (Generic Array Logic). 6 Politechnika Warszawska, IMiIB, ZIB 6
45 Logiczne Układy Programowalne cz.2 Warszawa, 2011 UKŁADY PLD CPLD I/O BIO MK 11 LAB A MK 1m MK 11 LAB B MK 1m BIO I/O I/O MK n1 MK nm MK n1 MK nm I/O PIA I/O BIO MK 11 MK 1m MK 11 MK 1m BIO I/O I/O MK n1 LAB C MK nm MK n1 LAB D MK nm I/O PIA Programmable Interconnect Array programowalna matryca połączeń wewnętrznych, LAB Logic Array Block, MK Macrocell MakroKomórki, BIO Block IO, I/O Input/Output, 7 Politechnika Warszawska, IMiIB, ZIB 7
46 z/do BIO Logiczne Układy Programowalne cz.2 Warszawa, 2011 UKŁADY PLD CPLD - makrokomórka Sygnały globalne (GCLR, GCLK, GEN) n DS S D Q RB C z/do PIA PMFL CES EN R CS PMFL Programowalna Matryca Funkcji Logicznych, DS Data Select, CES Clock and Enable Select, CS Clear Select, RB Register Bypass, 8 Politechnika Warszawska, IMiIB, ZIB 8
47 Logiczne Układy Programowalne cz.2 Warszawa, 2011 UKŁADY PLD FPGA LAB (Logic Array Block) + MTI (MultiTrack Interconnect) Bloki DSP najczęściej układy mnożące, Bloki pamięci EMB, Bloki I/O ogólnego przeznaczenia, Dedykowane bloki I/O, Bloki PLL, 9 Politechnika Warszawska, IMiIB, ZIB 9
48 Logiczne Układy Programowalne cz.2 Warszawa, 2011 UKŁADY PLD FPGA MTI MTI (MultiTrack Interconnect) - magistrale połączeń międzyblokowych LE DSP EMB MTI DSP EMB LAB 10 Politechnika Warszawska, IMiIB, ZIB 10
49 Logiczne Układy Programowalne cz.2 Warszawa, 2011 UKŁADY PLD FPGA LE LUT Look Up Table, DS Data Select, Sygnały globalne danego bloku LAB (GCLR, GCLK, GEN) Sygnał przeniesienia z poprzedniego LE n SRS Set/Reset Select, CS Clock Select, RB Register Bypass, Wejścia danych Z reguły 3-5. LUT DS S D Q RB1 Wyjście do globalnej magistrali połączeń C Sygnał przeniesienia do następnego LE SRS EN R RB2 Wyjście do lokalnej magistrali połączeń danego bloku LAB CS Konfigurowalny przerzutnik: D, JK, SR, T 11 Politechnika Warszawska, IMiIB, ZIB 11
50 Logiczne Układy Programowalne cz.2 Warszawa, 2011 UKŁADY PLD FPOA ALU Arithmetic Logic Unit -jednostka arytmetycznologiczna, MAC Multiple Accumulator jednostka mnożącosumująca (akumulator), RF Register File blok pamięci, Wbudowane bloki pamięci SRAM, Dedykowane bloki I/O, Bloki I/O ogólnego przeznaczenia, FPOA nie są obecnie produkowane. 12 Politechnika Warszawska, IMiIB, ZIB 12
51 Logiczne Układy Programowalne cz.2 Warszawa, 2011 PORÓWNANIE CECH TYPOWYCH UKŁADÓW PLD Wydajność - f max sygnału zegarowego [MHz] Zasoby logiczne Liczba bloków LE (ekwiwalent) CPLD (MAX V) Klasa low-cost (Cyclene IV) FPGA Klasa middlerange (Arria II) Klasa high-end (Stratix IV) EMB [kb] 8 (flash) Układy mnożące 18x18bit Cena [USD] 0,90 12,00 17,93 315,52 389, , ,99 Zmodyfikowany wsp. dobroci D=(f max LE)/koszt Dane pochodzą z informacji zawartych w katalogach i notach aplikacyjnych firmy Altera 13 stan na Politechnika Warszawska, IMiIB, ZIB 13
52 Logiczne Układy Programowalne cz.2 Warszawa, 2011 PORÓWNANIE CECH TYPOWYCH UKŁADÓW PLD Wydajność Zasoby logiczne Fmax [MHz] min max LIczba bloków typu LE min max CPLD (MAX V) Klasa middlerange (Arria II) Klasa low-cost (Cyclene IV) Klasa high-end (Stratix IV) Koszt CPLD (MAX V) Klasa middlerange (Arria II) Klasa low-cost (Cyclene IV) Klasa high-end (Stratix IV) Cena [USD] ,1 min max CPLD (MAX V) Klasa middlerange (Arria II) Klasa low-cost (Cyclene IV) Klasa high-end (Stratix IV) 14 Politechnika Warszawska, IMiIB, ZIB 14
53 Logiczne Układy Programowalne cz.2 Warszawa, 2011 PORÓWNANIE CECH TYPOWYCH UKŁADÓW PLD Wsp. dobroci D [(MHz L.LE)/USD] min max CPLD (MAX V) Klasa middlerange (Arria II) Klasa low-cost (Cyclene IV) Klasa high-end (Stratix IV) Zalety Wady CPLD Programowalne w sposób nieulotny Cena FPGA Zawierają specyficzne bloki cyfrowe. Z reguły programowane w sposób ulotny. 15 Politechnika Warszawska, IMiIB, ZIB 15
54 Logiczne Układy Programowalne cz.2 Warszawa, 2011 Porównanie cech FPGA i DSP DSP Digital Signal Processor procesor sygnałowy. Wydajność MMAC (Million Multiply Accumulate Operations Per Second) w przypadku FPGA oszacowanie tego typu danych jest trudno mierzalne ze względu na możliwości różnej implementacji dane raczej zaniżone. Cena [USD] Wydajność/Cena Specyficznie makrobloki cyfrowe np. sterowniki TCP/IP, USB, graficzne, magistrali danych Elastyczność DSP FPGA ,5 7,3 27 1,1 TAK Softwarowa NIE Softwarowa i Hardwarowa Dane pochodzą z artykułu: Michałowski, G.: DSP czy FPGA?, ElektronikaB2B [online], 2008, [dostęp ], Dostępny w Internecie: Politechnika Warszawska, IMiIB, ZIB 16
55 Logiczne Układy Programowalne cz.2 Warszawa, 2011 UKŁADY SPECJALIZOWANE ASIC Application-Specific Integrated Circuit ASIC są to układy scalone wytwarzane Projektowanie i przygotowanie procesu technologicznego umożliwiającego wytworzenie takich układów jest dosyć drogie, co ogranicza ich stosowalność do projektów układów, które mają być wytwarzane w Politechnika Warszawska, IMiIB, ZIB 17
56 Logiczne Układy Programowalne cz.2 Warszawa, 2011 PROJEKTOWANIE Układów Cyfrowych z użyciem PLD 1 Formalizacja opisu: Wymagania, Założenia, Specyfikacja, 2 Projekt...: Wybór metodyki projektowania (up down, down up), Schemat blokowy, Wybór sposobu opisu bloków funkcjonalnych (język HDL, behawioralne, strukturalnie), 3 Projekt...: Projekt zawartości układów PLD i jego weryfikacja, Opis układu elektronicznego schemat ideowy (elektryczny), Projekt PCB, 4 Budowa... i testy: Montaż i wstępne uruchomienie, Testowanie projektu, Prezentacja modelu, 5 Budowa..., 18 Politechnika Warszawska, IMiIB, ZIB 18
57 Logiczne Układy Programowalne cz.2 Warszawa, 2011 HDL Język Opisu Sprzętu... (HDL - Hardware Description Language) służy do opisu układów cyfrowych. Istnieją dwa zasadnicze sposoby opisu układów: Najpopularniejsze języki opisu sprzętu HDL to: VHDL, Verilog HDL, AHDL, Abel. 19 Politechnika Warszawska, IMiIB, ZIB 19
58 Logiczne Układy Programowalne cz.2 Warszawa, 2011 Środowiska projektowe EDA... projektu... projektu Środowiska wspomagające projektowanie EDA (Electronic Design Automation) z reguły zapewniają możliwość: tworzenie projektu układ (języki HDL, narzędzia graficzne, generatory standardowych bloków logicznych) syntezy układów, optymalizacji, dopasowywania (palce & route) projektu do konkretnego układu PLD, analiza czasowa, funkcjonalnej i strukturalnej symulacji, konfiguracja (programowanie) układów, testowania i weryfikacja fizycznej implementacji projektu. Popularne zintegrowane środowiska EDA do projektowania układów PLD to: Quartus II (Altera), ISE Design Suite (Xilinx), 20 Politechnika Warszawska, IMiIB, ZIB 20
59 Logiczne Układy Programowalne cz.2 Warszawa, 2011 ETAPY PROJEKTU EDA Wprowadzenie projektu Programy EDA umożliwiają (zazwyczaj) tworzenie opisu projektu następującymi metodami: Za pomocą..., Za pomocą..., Za pomocą... standardowych bloków (MegaWizard Plug-In Manager Quartus II), 21 Politechnika Warszawska, IMiIB, ZIB 21
60 Logiczne Układy Programowalne cz.2 Warszawa, 2011 ETAPY PROJEKTU EDA Analiza i Synteza Proces... polega na sprawdzeniu poprawności stworzonego opisu projektu. Proces... polega na transformację opisu projektu do opisu na poziomie przesłań rejestrowych (RTL Register Transfer Level). Po przeprowadzeniu syntezy, ale przed optymalizacją tworzona jest tzw...., która zawiera spis połączeń pomiędzy poszczególnymi elementami. 22 Politechnika Warszawska, IMiIB, ZIB 22
61 Logiczne Układy Programowalne cz.2 Warszawa, 2011 ETAPY PROJEKTU EDA Optymalizacja Proces optymalizacji może być rozłożony na kilka etapów np.: Optymalizacja podczas procesu... Optymalizacja pomiędzy procesem syntezy i rozmieszczania. Optymalizacja w procesie... projektu do docelowego układu PLD. 23 Politechnika Warszawska, IMiIB, ZIB 23
62 Logiczne Układy Programowalne cz.2 Warszawa, 2011 ETAPY PROJEKTU EDA Dopasowywanie Proces dopasowywania (fitter, palce, palce & route) polega na implementacji (umieszczeniu) uzyskanego w procesach syntezy i optymalizacji opisu projektu w docelowym układzie cyfrowym PLD. W przypadku układów CPLD realizowany jest jedynie proces.... W przypadku układów FPGA realizowany jest proces... Przebieg i rezultat procesu dopasowywania ma ogromny wpływ na jakoś i finalne parametry zaimplementowanego projektu. 24 Politechnika Warszawska, IMiIB, ZIB 24
63 Logiczne Układy Programowalne cz.2 Warszawa, 2011 ETAPY PROJEKTU EDA Analiza czasowa Analiza czasowa (Timing Analysis) pozwala na określenie... ścieżek sygnałowych wchodzących w skład danego projektu. 25 Politechnika Warszawska, IMiIB, ZIB 25
64 Logiczne Układy Programowalne cz.2 Warszawa, 2011 ETAPY PROJEKTU EDA Symulacja Symulacja poprawności projektu może być sprawdzana na wielu etapach: Symulacja...: na poziomie opisu RTL (RTL functional simulation), Po pełnej syntezie (post-synthesis functional simulation), Symulacja... (gate-level timing simulation): Umożliwia wykrycie hazardu, Nie umożliwia wykrycia stanów metastabilnych. 26 Politechnika Warszawska, IMiIB, ZIB 26
65 Logiczne Układy Programowalne cz.2 Warszawa, 2011 ETAPY PROJEKTU EDA Symulacja Z reguły stosuje się symulację: Funkcjonalną na poziomie opisu RTL: Najkrótszy czas kompilacji (analiza i wstępna synteza do RTL), Umożliwia sprawdzenie jedynie poprawności funkcjonalnej projektu, Strukturalną (gate-level timing simulation): Wymaga najdłuższego czasu kompilacji (wszystkie etapy), Umożliwia sprawdzenie poprawności funkcjonalnej i implementacji projektu. 27 Politechnika Warszawska, IMiIB, ZIB 27
66 Logiczne Układy Programowalne cz.2 Warszawa, 2011 ETAPY PROJEKTU EDA Inne analizy Oprogramowanie EDA umożliwia zazwyczaj również inne niż czasowe analizy projektu np.: Analizę jakości sygnałów we/wy (Signal Integrity Analysis), Analizę poboru i strat mocy w układzie (Power Estimation and Analysis), Inne, 28 Politechnika Warszawska, IMiIB, ZIB 28
67 Logiczne Układy Programowalne cz.2 Warszawa, 2011 ETAPY PROJEKTU EDA Programowanie Na podstawie danych wyjściowych procesu dopasowywania (fitter) tworzony jest w procesie... plik zawierający obraz implementacji projektu w danym układzie scalonym. Do konfigurowania układów PLD (programowania) najczęściej wykorzystywany jest interfejs JTAG. 29 Politechnika Warszawska, IMiIB, ZIB 29
68 Logiczne Układy Programowalne cz.2 Warszawa, 2011 TESTOWANIE Defekty w Układach Cyfr. - Przyczyny Efekty niestarannego montażu zwarcia lub przerwy, Efekty uszkodzeń mechanicznych (upadek, wibracje), Efekty uszkodzeń termicznych, 30 Politechnika Warszawska, IMiIB, ZIB 30
69 Logiczne Układy Programowalne cz.2 Warszawa, 2011 TESTOWANIE Defekty w Układach Cyfr. - Podział Częstość występowania poszczególnych typów defektów w układach cyfrowych w %. 1 Statyczne, Dynamiczne, Przypadkowe, Statyczne Dynamiczne Przypadkowe 31 Politechnika Warszawska, IMiIB, ZIB 31
70 Logiczne Układy Programowalne cz.2 Warszawa, 2011 TESTOWANIE UKŁADÓW CYFROWYCH... projektu polega na sprawdzeniu poprawności jego przygotowania. Testowanie polega na sprawdzeniu poprawność... danego projektu w dany układzie cyfrowym. 32 Politechnika Warszawska, IMiIB, ZIB 32
71 Logiczne Układy Programowalne cz.2 Warszawa, 2011 TESTOWANIE UKŁADÓW CYFROWYCH Testowanie W przypadku układów PLD testowanie umożliwia wykrycie jedynie błędów statycznych. 33 Politechnika Warszawska, IMiIB, ZIB 33
72 Logiczne Układy Programowalne cz.2 Warszawa, 2011 TESTOWANIE UKŁADÓW CYFROWYCH Ścieżka krawędziowa Testowanie układu za pomocą... polega na zapisie pobudzeń i odczycie odpowiedzi na te pobudzenia ze specjalnych umieszczonych w układzie elementów testujących BSC (Boundary Scan Cell). D1 D0 CLK CLR TMS TDI BSC 3 BSC 2 BSC 1 BSC 0 D C D CLR C CLR Q Q Kontroler TAP BSC 4 BSC 5 Fizyczne wyprowadzenia układu scalonego Q1 Q0 TDO TAP (Test Access Port) - kontroler elementów BSC, TMS (Test Mode Select) wejście sterujące pracą automatu TAP, TDI (Test Data Input) szeregowe wejście danych, TDO (Test Data Output) szeregowe wyjście danych, TCK TCK (Test Clock Input) wejście sygnału taktującego pracę automatu TAP, 34 Politechnika Warszawska, IMiIB, ZIB 34
73 Logiczne Układy Programowalne cz.2 Warszawa, 2011 TESTOWANIE UKŁADÓW CYFROWYCH Ścieżka krawędziowa el. BSC MC Multiplexer Capture Wejście standardowe RC Register Capture Wyjście SDO Wejście SDI SHIFT MC CLOCK D Q C RC UPDATE D Q C RU MU MODE Wyjście standardowe MU Multiplexer Update Sygnały sterujące kontrolera TAP RU Register Update Kolejne elementy BSC połączone są za pomocą linii SDI (Serial Data Input) i SDO (Serial Data Output). 35 Politechnika Warszawska, IMiIB, ZIB 35
74 Logiczne Układy Programowalne cz.2 Warszawa, 2011 TESTOWANIE UKŁADÓW CYFROWYCH Ścieżka krawędziowa JTAG Najpopularniejszym interfejsem wykorzystywanym do testowania i konfiguracji układów PLD jest interfejs.... Interfejs JTAG opisany jest standardem IEEE Standard Test Access Port and Boundary-Scan Architecture. IR (Instruction Register) Rejestr Instrukcji sterujący pracą rejestru danych Sygnały: UpdateIR, ShiftIR, ClockIR DR, TDI TMS TCLK TRTS Kontroler TAP Sygnały: UpdateDR, ShiftDR, ClockDR IR DR Interfejs JTAG TRTS (Test Reset) umożliwia asynch. Reset układu TAP, wejście to jest opcjonalne. MTDO TDO DR (Data Register) Blok rejestrów danych zawierający min.: Rejestry elementów BSC, Rejestr obejścia umożliwiający ominięcie danego układu w ścieżce testującej, Rejestr identyfikacji Rejestry programujące (ISP Insystem Programmability Register) i konfigurujące (ICR In-system 36 Reconfigurability Register), Politechnika Warszawska, IMiIB, ZIB 36
75 Logiczne Układy Programowalne cz.2 Warszawa, 2011 TESTOWANIE UKŁADÓW CYFROWYCH Ścieżka krawędziowa JTAG Interfejs JTAG umożliwia jednoczenie programowanie/testowanie wielu układów scalonych. PLD 1 PLD 2 PLD 3 TDI TDO TDI TDO TDI TDO TMS TCK TMS TCK TMS TCK Złącze inter. JTAG np.: komputer 37 Politechnika Warszawska, IMiIB, ZIB 37
76 Logiczne Układy Programowalne cz.2 Warszawa, 2011 Następne zajęcia Test zakres wykładu, Zajęcia lab. 38 Politechnika Warszawska, IMiIB, ZIB 38
Wykorzystanie standardu JTAG do programowania i debugowania układów logicznych
Politechnika Śląska w Gliwicach Wydział Automatyki Elektroniki i Informatyki Wykorzystanie standardu JTAG do programowania i debugowania układów logicznych Promotor dr inż. Jacek Loska Wojciech Klimeczko
Bardziej szczegółowoUkłady programowalne. Wykład z ptc część 5
Układy programowalne Wykład z ptc część 5 Pamięci ROM Pamięci stałe typu ROM (Read only memory) umożliwiają jedynie odczytanie informacji zawartej w strukturze pamięci. Działanie: Y= X j *cs gdzie j=linia(a).
Bardziej szczegółowomgr inż. Tadeusz Andrzejewski JTAG Joint Test Action Group
Użycie złącza JTAG w systemach mikroprocesorowych do testowania integralności połączeń systemu oraz oprogramowania zainstalowanego w pamięciach stałych. JTAG Joint Test Action Group mgr inż. Tadeusz Andrzejewski
Bardziej szczegółowoProgramowalne Układy Logiczne. Wykład I dr inż. Paweł Russek
Programowalne Układy Logiczne Wykład I dr inż. Paweł Russek Literatura www.actel.com www.altera.com www.xilinx.com www.latticesemi.com Field Programmable Gate Arrays J.V. Oldfield, R.C. Dorf Field Programable
Bardziej szczegółowoFPGA, CPLD, SPLD. Synteza systemów reprogramowalnych 1/27. dr inż. Mariusz Kapruziak mkapruziak@wi.ps.pl pok. 107, tel. 449 55 44
Synteza systemów reprogramowalnych /27 dr inż. Mariusz Kapruziak mkapruziak@wi.ps.pl pok. 07, tel. 449 55 44 FPGA, CPLD, SPLD 945 950 955 960 965 970 975 980 985 990 995 2000 0 D CLK update v cur Q Q 0
Bardziej szczegółowoUkłady programowalne. Wykład z ptc część 5
Układy programowalne Wykład z ptc część 5 Pamięci ROM Pamięci stałe typu ROM (Read only memory) umożliwiają jedynie odczytanie informacji zawartej w strukturze pamięci. Działanie: Y= X j *cs gdzie j=linia_pamięci(a).
Bardziej szczegółowoJęzyk opisu sprzętu VHDL
Język opisu sprzętu VHDL dr inż. Adam Klimowicz Seminarium dydaktyczne Katedra Mediów Cyfrowych i Grafiki Komputerowej Informacje ogólne Język opisu sprzętu VHDL Przedmiot obieralny dla studentów studiów
Bardziej szczegółowoElektronika i techniki mikroprocesorowe
Elektronika i techniki mikroprocesorowe Technika cyfrowa ZłoŜone one układy cyfrowe Katedra Energoelektroniki, Napędu Elektrycznego i Robotyki Wydział Elektryczny, ul. Krzywoustego 2 PLAN WYKŁADU idea
Bardziej szczegółowoPROGRAMMABLE DEVICES UKŁADY PROGRAMOWALNE
Paweł Bogumił BRYŁA IV rok Koło Naukowe Techniki Cyfrowej Dr inŝ. Wojciech Mysiński opiekun naukowy PROGRAMMABLE DEVICES UKŁADY PROGRAMOWALNE Keywords: PAL, PLA, PLD, CPLD, FPGA, programmable device, electronic
Bardziej szczegółowoSystemy wbudowane. Układy programowalne
Systemy wbudowane Układy programowalne Układy ASIC Application Specific Integrated Circuits Podstawowy rozdział cyfrowych układów scalonych: Wielkie standardy: standardowe, uniwersalne elementy o strukturze
Bardziej szczegółowoTechnika Cyfrowa 2. Wykład 1: Programowalne układy logiczne
Technika Cyfrowa Wykład : Programowalne układy logiczne dr inż Jarosław Sugier JaroslawSugier@pwrwrocpl II pok C- J Sugier TC - Treść wykładu w tym semestrze: I Programowalne układy logiczne II Architektura
Bardziej szczegółowoUkłady FPGA. Programowalne Układy Cyfrowe dr inż. Paweł Russek
Układy FPGA Programowalne Układy Cyfrowe dr inż. Paweł Russek Program wykładu Geneza Technologia Struktura Funktory logiczne, sieć połączeń, bloki we/wy Współczesne układy FPGA Porównanie z ASIC Literatura
Bardziej szczegółowoOchrona własności intelektualnej projektów w układach FPGA poprzez szyfrowanie danych konfiguracyjnych
Ochrona własności intelektualnej projektów w układach FPGA poprzez szyfrowanie danych konfiguracyjnych (Na przykładzie projektowania układów sterujacych) Grzegorz Łabiak i Marek Węgrzyn Instytut Informatyki
Bardziej szczegółowoSystemy na Chipie. Robert Czerwiński
Systemy na Chipie Robert Czerwiński Cel kursu Celem kursu jest zapoznanie słuchaczy ze współczesnymi metodami projektowania cyfrowych układów specjalizowanych, ze szczególnym uwzględnieniem układów logiki
Bardziej szczegółowoZASTOSOWANIA UKŁADÓW FPGA W ALGORYTMACH WYLICZENIOWYCH APPLICATIONS OF FPGAS IN ENUMERATION ALGORITHMS
inż. Michał HALEŃSKI Wojskowy Instytut Techniczny Uzbrojenia ZASTOSOWANIA UKŁADÓW FPGA W ALGORYTMACH WYLICZENIOWYCH Streszczenie: W artykule przedstawiono budowę oraz zasadę działania układów FPGA oraz
Bardziej szczegółowoUkłady reprogramowalne i SoC Implementacja w układach FPGA
Układy reprogramowalne i SoC Implementacja w układach FPGA Prezentacja jest współfinansowana przez Unię Europejską w ramach Europejskiego Funduszu Społecznego w projekcie pt. Innowacyjna dydaktyka bez
Bardziej szczegółowoMagistrala JTAG (metoda testowania / programowania)
JTAG Magistrala JTAG (metoda testowania / programowania) W 1985 roku powstaje organizacja pod nazwą Join Test Action Group stowarzyszająca około 200 producentów układów elektronicznych (JTAG) W 1990 roku
Bardziej szczegółowoZL19PRG. Programator USB dla układów PLD firmy Altera
ZL19PRG Programator USB dla układów PLD firmy Altera Nowoczesny programator i konfigurator układów PLD produkowanych przez firmę Altera, w pełni zgodny ze standardem USB Blaster, dzięki czemu współpracuje
Bardziej szczegółowoKierunek Inżynieria Akustyczna, V rok Programowalne Układy Cyfrowe. Platforma sprzętowa. Rajda & Kasperek 2014 Katedra Elektroniki AGH 1
Kierunek Inżynieria Akustyczna, V rok Programowalne Układy Cyfrowe Platforma sprzętowa Rajda & Kasperek 2014 Katedra Elektroniki AGH 1 Program wykładu Architektura układów FPGA Rodzina Xilinx Spartan-6
Bardziej szczegółowoProjektowanie układów FPGA. Żródło*6+.
Projektowanie układów FPGA Żródło*6+. Programowalne układy logiczne W elektronice cyfrowej funkcjonują dwa trendy rozwoju: Specjalizowane układy scalone ASIC (ang. Application Specific Integrated Circuits)
Bardziej szczegółowoPSM niebanalne Flashe
PSM niebanalne Flashe Pamięci Flash bardzo spowszedniały, a ich niskie ceny i korzystne cechy funkcjonalne umożliwiły faktyczne zdominowanie rynku pamięci nieulotnych. Poważnym brakiem Flashy jest brak
Bardziej szczegółowoElektrotechnika II Stopień (I stopień / II stopień) Ogólno akademicki (ogólno akademicki / praktyczny)
Załącznik nr 7 do Zarządzenia Rektora nr 10/12 z dnia 21 lutego 2012r. KARTA MODUŁU / KARTA PRZEDMIOTU Kod modułu Nazwa modułu Nazwa modułu w języku angielskim Obowiązuje od roku akademickiego 2012/2013
Bardziej szczegółowoKatedra Mikroelektroniki i Technik Informatycznych
Katedra Mikroelektroniki i Technik Informatycznych Bloki obieralne na kierunku Mechatronika rok akademicki 2013/2014 ul. Wólczańska 221/223, budynek B18 www.dmcs.p.lodz.pl Nowa siedziba Katedry 2005 2006
Bardziej szczegółowoElementy cyfrowe i układy logiczne
Elementy cyfrowe i układy logiczne Wykład 5 Legenda Procedura projektowania Podział układów VLSI 2 1 Procedura projektowania Specyfikacja Napisz, jeśli jeszcze nie istnieje, specyfikację układu. Opracowanie
Bardziej szczegółowoProgramowalne scalone układy cyfrowe PLD, CPLD oraz FPGA
Programowalne scalone układy cyfrowe PLD, CPLD oraz FPGA Ogromną rolę w technice cyfrowej spełniają układy programowalne, często określane nazwą programowalnych modułów logicznych lub krótko hasłem FPLD
Bardziej szczegółowoWspółczesne techniki informacyjne
Współczesne techniki informacyjne są multimedialne, można oczekiwać, że po cywilizacji pisma (i druku) nastąpi etap cywilizacji obrazowej czyli coraz większa jest potrzeba gromadzenia i przysyłania wielkiej
Bardziej szczegółowoZL10PLD. Moduł dippld z układem XC3S200
ZL10PLD Moduł dippld z układem XC3S200 Moduły dippld opracowano z myślą o ułatwieniu powszechnego stosowania układów FPGA z rodziny Spartan 3 przez konstruktorów, którzy nie mogą lub nie chcą inwestować
Bardziej szczegółowoSpis treści 1. Wstęp 2. Ćwiczenia laboratoryjne LPM
Spis treści 1. Wstęp... 9 2. Ćwiczenia laboratoryjne... 12 2.1. Środowisko projektowania Quartus II dla układów FPGA Altera... 12 2.1.1. Cel ćwiczenia... 12 2.1.2. Wprowadzenie... 12 2.1.3. Przebieg ćwiczenia...
Bardziej szczegółowoLista zadań nr 5. Ścieżka projektowa Realizacja każdego z zadań odbywać się będzie zgodnie z poniższą ścieżką projektową (rys.
Sterowanie procesami dyskretnymi laboratorium dr inż. Grzegorz Bazydło G.Bazydlo@iee.uz.zgora.pl, staff.uz.zgora.pl/gbazydlo Lista zadań nr 5 Zagadnienia stosowanie skończonych automatów stanów (ang. Finite
Bardziej szczegółowoPolitechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki. ĆWICZENIE Nr 4 (3h) Przerzutniki, zatrzaski i rejestry w VHDL
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 4 (3h) Przerzutniki, zatrzaski i rejestry w VHDL Instrukcja pomocnicza do laboratorium z przedmiotu Synteza układów
Bardziej szczegółowoRok akademicki: 2013/2014 Kod: JIS s Punkty ECTS: 5. Poziom studiów: Studia I stopnia Forma i tryb studiów: -
Nazwa modułu: Języki opisu sprzętu Rok akademicki: 2013/2014 Kod: JIS-1-015-s Punkty ECTS: 5 Wydział: Fizyki i Informatyki Stosowanej Kierunek: Informatyka Stosowana Specjalność: - Poziom studiów: Studia
Bardziej szczegółowoKrótkie wprowadzenie do ModelSim i Quartus2
Krótkie wprowadzenie do ModelSim i Quartus2 wersja 04.2011 1 Plan Oprogramowanie Pliki źródłowe Scenariusze użycia 2 Programy Programy w wersji darmowej do pobrania ze strony www.altera.com ModelSim-Altera
Bardziej szczegółowoOpis przedmiotu zamówienia CZĘŚĆ 1
Opis przedmiotu zamówienia CZĘŚĆ 1 Stanowiska do badań algorytmów sterowania interfejsów energoelektronicznych zasobników energii bazujących na układach programowalnych FPGA. Stanowiska laboratoryjne mają
Bardziej szczegółowoOpis przedmiotu zamówienia
Opis przedmiotu zamówienia Stanowiska do badań algorytmów sterowania interfejsów energoelektronicznych zasobników energii bazujących na układach programowalnych FPGA. Stanowiska laboratoryjne mają służyć
Bardziej szczegółowoUkłady FPGA w przykładach, część 2
Układy FPGA w przykładach, część 2 W drugiej części artykułu zajmiemy się omówieniem wyposażenia (po mikrokontrolerowemu : peryferiów) układów FPGA z rodziny Spartan 3, co ułatwi ich wykorzystywanie w
Bardziej szczegółowoQuartus. Rafał Walkowiak IIn PP Wer
Quartus Rafał Walkowiak IIn PP Wer 1.1 10.2013 Altera Quartus Narzędzie projektowe dla FPGA I CPLD Umożliwia: wprowadzenie projektu, syntezę logiczną i symulację funkcjonalną, przydział do układów logicznych
Bardziej szczegółowoOpisy efektów kształcenia dla modułu
Karta modułu - Języki opisu sprzętu 1 / 8 Nazwa modułu: Języki opisu sprzętu Rocznik: 2012/2013 Kod: JIS-1-013-s Punkty ECTS: 5 Wydział: Fizyki i Informatyki Stosowanej Poziom studiów: Studia I stopnia
Bardziej szczegółowoPOLITECHNIKA WARSZAWSKA Wydział Elektroniki i Technik Informacyjnych Instytut Telekomunikacji Zakład Podstaw Telekomunikacji.
POLITECHNIKA WARSZAWSKA Wydział Elektroniki i Technik Informacyjnych Instytut Telekomunikacji Zakład Podstaw Telekomunikacji Kamil Krawczyk Koło Naukowe Układów Cyfrowych Układy cyfrowe (dlaczego?) Idea
Bardziej szczegółowoMIKROELEKTRONIKA [gr.], dział. elektroniki zajmujący się działaniem, konstrukcją Fifth i technologią Level układów scalonych.
Click Co to to jest edit mikroelektronika Master title style Click to edit Master text styles Second Level MIKROELEKTRONIKA [gr.], dział Third Level elektroniki zajmujący się działaniem, Fourth Level konstrukcją
Bardziej szczegółowoTechnika Cyfrowa i Mikroprocesory
Technika Cyfrowa i Mikroprocesory Uruchamianie oraz testowanie ukladów dr inz. Krzysztof Kolek Materialy wylacznie dla potrzeb wykladu Uklady cyfrowe oraz mikroprocesory III rok RA wydzial EAIiE AGH. Inne
Bardziej szczegółowoLista zadań nr 1. Zagadnienia stosowanie sieci Petriego (ang. Petri net) jako narzędzia do modelowania algorytmów sterowania procesami
Warsztaty Koła Naukowego SMART dr inż. Grzegorz Bazydło G.Bazydlo@iee.uz.zgora.pl, staff.uz.zgora.pl/gbazydlo Lista zadań nr 1 Zagadnienia stosowanie sieci Petriego (ang. Petri net) jako narzędzia do modelowania
Bardziej szczegółowoTechnika Cyfrowa 2 wykład 1: programowalne struktury logiczne - wprowadzenie
Technika Cyfrowa 2 wykład 1: programowalne struktury logiczne - wprowadzenie Dr inż. Jacek Mazurkiewicz Katedra Informatyki Technicznej e-mail: Jacek.Mazurkiewicz@pwr.edu.pl Sprawy formalne konsultacje,
Bardziej szczegółowoProcesory w FPGA H D L. dr inż. Paweł Tomaszewicz Instytut Telekomunikacji Politechnika Warszawska
Procesory w FPGA 1 System w FPGA SOPC - System on a Programmable Chip System mikroprocesorowy w układzie programowalnym: softprocesor zrealizowany w logice układu FPGA NIOS2 Altera Microblaze Xilinx OpenRISC
Bardziej szczegółowoUkłady programowalne
Układy programowalne SPLD, CPLD, FPGA Podział układów programowalnych Procesory strukturalne Procesor Procesory proceduralne ASIC/ASSP PLD mikroprocesor mikrokontroler SPLD CPLD FPGA PROM, PLE, PLA, PAL,
Bardziej szczegółowoTo nie huragan, to Cyclone II!
To nie huragan, to Cyclone II! Współczesne układy FPGA oferują konstruktorom zasoby z jakich korzystać jeszcze kilka lat temu mogli tylko nieliczni. Sytuację współczesnych konstruktorów dodatkowo upraszczają
Bardziej szczegółowoZL11PRG v.2. Uniwersalny programator ISP. Odpowiednik: Byte Blaster II DLC5 Programmer AT89ISP STK-200 Lattice ISP ARM Wiggler
ZL11PRG v.2 Uniwersalny programator ISP Odpowiednik: Byte Blaster II DLC5 Programmer AT89ISP STK-200 Lattice ISP ARM Wiggler Nowoczesna konstrukcja czyni z programatora ZL11PRG v.2 urządzenie niezwykle
Bardziej szczegółowoCyfrowe układy scalone
Cyfrowe układy scalone Ryszard J. Barczyński, 2010 2015 Politechnika Gdańska, Wydział FTiMS, Katedra Fizyki Ciała Stałego Materiały dydaktyczne do użytku wewnętrznego Cyfrowe układy scalone Układy cyfrowe
Bardziej szczegółowoSterowniki Programowalne (SP)
Sterowniki Programowalne (SP) Wybrane aspekty procesu tworzenia oprogramowania dla sterownika PLC Podstawy języka funkcjonalnych schematów blokowych (FBD) Politechnika Gdańska Wydział Elektrotechniki i
Bardziej szczegółowoKomputerowe systemy wspomagania projektowania układów cyfrowych
Komputerowe systemy wspomagania projektowania układów cyfrowych Mariusz Rawski rawski@tele.pw.edu.pl www.zpt.tele.pw.edu.pl/~rawski/ Z Mariusz Rawski 1 Rozwój technologii Z Logic ransistors per Chip 10000M
Bardziej szczegółowoElektronika cyfrowa i mikroprocesory. Dr inż. Aleksander Cianciara
Elektronika cyfrowa i mikroprocesory Dr inż. Aleksander Cianciara Sprawy organizacyjne Warunki zaliczenia Lista obecności Kolokwium końcowe Ocena końcowa Konsultacje Poniedziałek 6:-7: Kontakt Budynek
Bardziej szczegółowoAltera Quartus II. Opis niektórych komponentów dostarczanych razem ze środowiskiem. Opracował: mgr inż. Leszek Ciopiński
Altera Quartus II Opis niektórych komponentów dostarczanych razem ze środowiskiem Opracował: mgr inż. Leszek Ciopiński Spis treści Opis wybranych zagadnień obsługi środowiska Altera Quartus II:...1 Magistrale:...
Bardziej szczegółowoZaliczenie Termin zaliczenia: Sala IE 415 Termin poprawkowy: > (informacja na stronie:
Zaliczenie Termin zaliczenia: 14.06.2007 Sala IE 415 Termin poprawkowy: >18.06.2007 (informacja na stronie: http://neo.dmcs.p.lodz.pl/tm/index.html) 1 Współpraca procesora z urządzeniami peryferyjnymi
Bardziej szczegółowoCyfrowe układy scalone
Cyfrowe układy scalone Ryszard J. Barczyński, 2012 Politechnika Gdańska, Wydział FTiMS, Katedra Fizyki Ciała Stałego Materiały dydaktyczne do użytku wewnętrznego Publikacja współfinansowana ze środków
Bardziej szczegółowoBezpieczeństwo informacji oparte o kryptografię kwantową
WYŻSZA SZKOŁA BIZNESU W DĄBROWIE GÓRNICZEJ WYDZIAŁ ZARZĄDZANIA INFORMATYKI I NAUK SPOŁECZNYCH Instrukcja do laboratorium z przedmiotu: Bezpieczeństwo informacji oparte o kryptografię kwantową Instrukcja
Bardziej szczegółowoZL6PLD zestaw uruchomieniowy dla układów FPGA z rodziny Spartan 3 firmy Xilinx
ZL6PLD Zestaw uruchomieniowy dla układów FPGA z rodziny Spartan 3 firmy Xilinx 1 ZL6PLD jest zestawem uruchomieniowym dla układów FPGA z rodziny Spartan 3 firmy Xilinx. Oprócz układu PLD o dużych zasobach
Bardziej szczegółowoPolitechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 10 (3h) Implementacja interfejsu SPI w strukturze programowalnej Instrukcja pomocnicza do laboratorium z przedmiotu
Bardziej szczegółowoPROGRAMOWALNE STEROWNIKI LOGICZNE
PROGRAMOWALNE STEROWNIKI LOGICZNE I. Wprowadzenie Klasyczna synteza kombinacyjnych i sekwencyjnych układów sterowania stosowana do automatyzacji dyskretnych procesów produkcyjnych polega na zaprojektowaniu
Bardziej szczegółowoPolitechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki. ĆWICZENIE Nr 8 (3h) Implementacja pamięci ROM w FPGA
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 8 (3h) Implementacja pamięci ROM w FPGA Instrukcja pomocnicza do laboratorium z przedmiotu Programowalne Struktury
Bardziej szczegółowoUkªady Kombinacyjne - cz ± I
Ukªady Kombinacyjne - cz ± I Sebastian Kurczyk sebastian.kurczyk@polsl.pl Piotr Krauze piotr.krauze@polsl.pl 13 kwietnia 2013 Streszczenie Celem niniejszego laboratorium jest zapoznanie studentów z metodami
Bardziej szczegółowoZwiększanie wiarygodności systemów wykorzystujących układy programowalne
Zwiększanie wiarygodności systemów wykorzystujących układy programowalne Andrzej Kraśniewski PRUS, 17 stycznia 2013 r. wiarygodność (dependability) niezawodność bezpieczeństwo działania (safety) Wiarygodność
Bardziej szczegółowoLiteratura. adów w cyfrowych. Projektowanie układ. Technika cyfrowa. Technika cyfrowa. Bramki logiczne i przerzutniki.
Literatura 1. D. Gajski, Principles of Digital Design, Prentice- Hall, 1997 2. C. Zieliński, Podstawy projektowania układów cyfrowych, PWN, Warszawa 2003 3. G. de Micheli, Synteza i optymalizacja układów
Bardziej szczegółowoBezpieczeństwo informacji oparte o kryptografię kwantową
WYŻSZA SZKOŁA BIZNESU W DĄBROWIE GÓRNICZEJ WYDZIAŁ ZARZĄDZANIA INFORMATYKI I NAUK SPOŁECZNYCH Instrukcja do laboratorium z przedmiotu: Bezpieczeństwo informacji oparte o kryptografię kwantową Instrukcja
Bardziej szczegółowoAnaliza i Synteza Układów Cyfrowych
1/16 Analiza i Synteza Układów Cyfrowych Wykład 1 Katedra Mikroelektroniki i Technik Informatycznych Rok akademicki 2012/2013 2/16 Organizacja zajęć Tematyka wykładu Literatura Część I Wstęp do wykładu
Bardziej szczegółowo5. PROGRAMOWALNE UKŁADY LOGICZNE
5. PROGRAMOWALNE UKŁADY LOGICZNE 5.1. Wstęp: Cyfrowe układy scalone Dwa podstawowe kryteria klasyfikacji ilość bramek w układzie (złożoność układu, tzw. stopień integracji), technologia wykonania. 5.1.1.
Bardziej szczegółowoProgramowalne układy logiczne Wydziałowy Zakład Nanometrologii SEMESTR LETNI
Programowalne układy logiczne Wydziałowy Zakład Nanometrologii SEMESTR LETNI Pierwszy projekt w środowisku ISE Design Suite Xilinx 1. Zapoznanie ze środowiskiem Xilinx ISE Design oraz językiem opisu sprzętu
Bardziej szczegółowoQuartus. Rafał Walkowiak IIn PP Listopad 2017
Quartus Rafał Walkowiak IIn PP Listopad 2017 Altera Quartus Narzędzie projektowe dla FPGA I CPLD Umożliwia: wprowadzenie projektu, syntezę logiczną i symulację funkcjonalną, przydział do układów logicznych
Bardziej szczegółowoOpisy efektów kształcenia dla modułu
Karta modułu - Projektowanie Systemów Cyfrowych 1 / 8 Nazwa modułu: Projektowanie Systemów Cyfrowych Rocznik: 2012/2013 Kod: JIS-2-205-s Punkty ECTS: 5 Wydział: Fizyki i Informatyki Stosowanej Poziom studiów:
Bardziej szczegółowoProgramowanie Układów Logicznych kod kursu: ETD6203. Szczegóły realizacji projektu indywidualnego W dr inż.
Programowanie Układów Logicznych kod kursu: ETD6203 Szczegóły realizacji projektu indywidualnego W1 24.02.2016 dr inż. Daniel Kopiec Projekt indywidualny TERMIN 1: Zajęcia wstępne, wprowadzenie TERMIN
Bardziej szczegółowoWprowadzenie do metodologii modelowania systemów informacyjnych. Strategia (1) Strategia (2) Etapy Ŝycia systemu informacyjnego
Etapy Ŝycia systemu informacyjnego Wprowadzenie do metodologii modelowania systemów informacyjnych 1. Strategia 2. Analiza 3. Projektowanie 4. Implementowanie, testowanie i dokumentowanie 5. WdroŜenie
Bardziej szczegółowoProgramowanie Układów Logicznych kod kursu: ETD6203 W dr inż. Daniel Kopiec. Pamięć w układach programowalnych
Programowanie Układów Logicznych kod kursu: ETD623 Pamięć w układach programowalnych W6 6.4.26 dr inż. Daniel Kopiec Plan wykładu Pamięć w układach programowalnych Zasada działania, podział pamięci Miara
Bardziej szczegółowoTechnika Mikroprocesorowa
Technika Mikroprocesorowa Dariusz Makowski Katedra Mikroelektroniki i Technik Informatycznych tel. 631 2648 dmakow@dmcs.pl http://neo.dmcs.p.lodz.pl/tm 1 System mikroprocesorowy? (1) Magistrala adresowa
Bardziej szczegółowoCharakterystyka mikrokontrolerów. Przygotowali: Łukasz Glapiński, Mateusz Kocur, Adam Kokot,
Charakterystyka mikrokontrolerów Przygotowali: Łukasz Glapiński, 171021 Mateusz Kocur, 171044 Adam Kokot, 171075 Plan prezentacji Co to jest mikrokontroler? Historia Budowa mikrokontrolera Wykorzystywane
Bardziej szczegółowoProjektowanie z użyciem procesora programowego Nios II
Projektowanie z użyciem procesora programowego Nios II WSTĘP Celem ćwiczenia jest nauczenie projektowania układów cyfrowych z użyciem wbudowanych procesorów programowych typu Nios II dla układów FPGA firmy
Bardziej szczegółowoMetody testowania Magistrala JTAG
Metody testowania Magistrala JTAG Zygmunt Kubiak 2012-02-20 ZKubiak 1 Testowanie i diagnostyka Test próba podejmowana, aby uzyskać odpowiedź na postawione pytanie Diagnostyka poch. z j. greckiego od diagnosis,
Bardziej szczegółowoPolitechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 1 (3h) Wprowadzenie do obsługi platformy projektowej Quartus II Instrukcja pomocnicza do laboratorium z przedmiotu
Bardziej szczegółowoProgramowalne układy logiczne
Programowalne układy logiczne Wstęp Szymon Acedański Marcin Peczarski Instytut Informatyki Uniwersytetu Warszawskiego 12 października 2015 Co to jest programowalny układ logiczny? PLD (ang. programmable
Bardziej szczegółowoAutomatyczne testowanie w układach FPGA
Automatyczne testowanie w układach FPGA prof. dr hab. inż. Kazimierz Wiatr Katedra Elektroniki Wydział Elektrotechniki, Automatyki, Informatyki i Elektroniki AGH email: wiatr@uci.agh.edu.pl ZAGADNIENIA:
Bardziej szczegółowoProgramowalne Układy Cyfrowe Laboratorium
Zdjęcie opracowanej na potrzeby prowadzenia laboratorium płytki przedstawiono na Rys.1. i oznaczono na nim najważniejsze elementy: 1) Zasilacz i programator. 2) Układ logiki programowalnej firmy XILINX
Bardziej szczegółowoKierunek Elektronika, III rok Języki Opisu Sprzętu. Platforma sprzętowa. Rajda & Kasperek 2016 Katedra Elektroniki AGH 1
Kierunek Elektronika, III rok Języki Opisu Sprzętu Platforma sprzętowa Rajda & Kasperek 2016 Katedra Elektroniki AGH 1 Program wykładu Architektura układów FPGA Rodzina Xilinx Spartan-6 Platforma Digilent
Bardziej szczegółowoOpracował: Jan Front
Opracował: Jan Front Sterownik PLC PLC (Programowalny Sterownik Logiczny) (ang. Programmable Logic Controller) mikroprocesorowe urządzenie sterujące układami automatyki. PLC wykonuje w sposób cykliczny
Bardziej szczegółowoSpis treúci. Księgarnia PWN: Krzysztof Wojtuszkiewicz - Urządzenia techniki komputerowej. Cz. 1. Przedmowa... 9. Wstęp... 11
Księgarnia PWN: Krzysztof Wojtuszkiewicz - Urządzenia techniki komputerowej. Cz. 1 Spis treúci Przedmowa... 9 Wstęp... 11 1. Komputer PC od zewnątrz... 13 1.1. Elementy zestawu komputerowego... 13 1.2.
Bardziej szczegółowoWykład 4 Projektowanie cyfrowych układów elektronicznych. Łukasz Kirchner
Wykład 4 Projektowanie cyfrowych układów elektronicznych Łukasz Kirchner lukasz.kirchner@cs.put.poznan.pl http://www.cs.put.poznan.pl/~wswitala Sztuka Elektroniki - P. Horowitz, W.Hill Układy półprzewodnikowe
Bardziej szczegółowoLABORATORIUM TECHNIKA CYFROWA. Pamięci. Rev.1.35
LABORATORIUM TECHNIKA CYFROWA Pamięci Rev.1.35 1. Cel ćwiczenia Praktyczna weryfikacja wiedzy teoretycznej z projektowania modułów sterowania oraz kontroli pamięci 2. Kolokwium Kolokwium wstępne sprawdzające
Bardziej szczegółowoLABORATORIUM UKŁADÓW PROGRAMOWALNYCH Wydziałowy Zakład Metrologii Mikro- i Nanostruktur SEMESTR LETNI 2016
LABORATORIUM UKŁADÓW PROGRAMOWALNYCH Wydziałowy Zakład Metrologii Mikro- i Nanostruktur SEMESTR LETNI 2016 Prowadzący: dr inż. Daniel Kopiec email: daniel.kopiec@pwr.edu.pl Pierwszy projekt w środowisku
Bardziej szczegółowoWykład Mikrokontrolery i mikrosystemy Cele wykładu:
Wykład Mikrokontrolery i mikrosystemy Cele wykładu: Poznanie podstaw budowy, zasad działania i sterowania mikrokontrolerów i ich urządzeń peryferyjnych. Niezbędna wiedza do dalszego samokształcenia się
Bardziej szczegółowoMIKROKONTROLERY I MIKROPROCESORY
PLAN... work in progress 1. Mikrokontrolery i mikroprocesory - architektura systemów mikroprocesorów ( 8051, AVR, ARM) - pamięci - rejestry - tryby adresowania - repertuar instrukcji - urządzenia we/wy
Bardziej szczegółowoWielokontekstowy sterownik programowalny przyszłości wykorzystujący układy programowalne psoc
Wielokontekstowy sterownik programowalny przyszłości wykorzystujący układy programowalne psoc Dariusz Kania* Celem artykułu jest przedstawienie koncepcji działania wielokontekstowego sterownika przemysłowego
Bardziej szczegółowoPRZEWODNIK PO PRZEDMIOCIE
Nazwa przedmiotu: Jednostki obliczeniowe w zastosowaniach mechatronicznych Kierunek: Mechatronika Rodzaj przedmiotu: dla specjalności Systemy Sterowania Rodzaj zajęć: Wykład, laboratorium Computational
Bardziej szczegółowoSposoby projektowania systemów w cyfrowych
Sposoby projektowania systemów w cyfrowych Top-down Idea całości projektu Dekompozycja na mniejsze bloki Projekt i rafinacja podbloków Łączenie bloków w całość PRZYKŁAD (sumator kaskadowy) zdefiniowanie
Bardziej szczegółowoMETODY ZINTEGROWANEGO PROJEKTOWANIA SPRZĘTU I OPROGRAMOWANIA Z WYKORZYSTANIEM NOWOCZESNYCH UKŁADÓW PROGRAMOWALNYCH
METODY ZINTEGROWANEGO PROJEKTOWANIA SPRZĘTU I OPROGRAMOWANIA Z WYKORZYSTANIEM NOWOCZESNYCH UKŁADÓW PROGRAMOWALNYCH Arkadiusz Bukowiec mgr inż. Agnieszka Węgrzyn Instytut Informatyki i Elektroniki, Uniwersytet
Bardziej szczegółowoImplementacja Gigabitowego Ethernetu na układach FPGA dla eksperymentów fizycznych
Implementacja Gigabitowego Ethernetu na układach FPGA dla eksperymentów fizycznych Grzegorz Korcyl Plan 1. Systemy akwizycji danych 2. Używana elektronika 3. Układy FPGA 4. Programowanie FPGA 5. Implementacja
Bardziej szczegółowoRok akademicki: 2030/2031 Kod: EIT s Punkty ECTS: 4. Poziom studiów: Studia I stopnia Forma i tryb studiów: -
Nazwa modułu: Podstawy elektroniki cyfrowej Rok akademicki: 2030/2031 Kod: EIT-1-304-s Punkty ECTS: 4 Wydział: Elektrotechniki, Automatyki, Informatyki i Inżynierii Biomedycznej Kierunek: Informatyka Specjalność:
Bardziej szczegółowoWPROWADZENIE Mikrosterownik mikrokontrolery
WPROWADZENIE Mikrosterownik (cyfrowy) jest to moduł elektroniczny zawierający wszystkie środki niezbędne do realizacji wymaganych procedur sterowania przy pomocy metod komputerowych. Platformy budowy mikrosterowników:
Bardziej szczegółowoProjekt prostego procesora
Projekt prostego procesora Opracowany przez Rafała Walkowiaka dla zajęć z PTC 2012/2013 w oparciu o Laboratory Exercise 9 Altera Corporation Rysunek 1 przedstawia schemat układu cyfrowego stanowiącego
Bardziej szczegółowoLABORATORIUM UKŁADÓW PROGRAMOWALNYCH. PROCESORY OSADZONE kod kursu: ETD 7211 SEMESTR ZIMOWY 2017
Politechnika Wrocławska, Wydział Elektroniki Mikrosystemów i Fotoniki Wydziałowy Zakład Metrologii Mikro- i Nanostruktur LABORATORIUM UKŁADÓW PROGRAMOWALNYCH PROCESORY OSADZONE kod kursu: ETD 7211 SEMESTR
Bardziej szczegółowoSzkolenia specjalistyczne
Szkolenia specjalistyczne AGENDA Programowanie mikrokontrolerów w języku C na przykładzie STM32F103ZE z rdzeniem Cortex-M3 GRYFTEC Embedded Systems ul. Niedziałkowskiego 24 71-410 Szczecin info@gryftec.com
Bardziej szczegółowoWygląd okna aplikacji Project Navigator.
Laboratorium przedmiotu Podstawy Techniki Cyfrowej ćw.1: Układy kombinacyjne Wprowadzenie: Wszelkie realizacje układowe projektów w ramach laboratorium z przedmiotu Podstawy Techniki Cyfrowej będą tworzone
Bardziej szczegółowoRealizacja bezpiecznego programowalnego sterownika logicznego z wykorzystaniem języków HDL
Realizacja bezpiecznego programowalnego sterownika logicznego z wykorzystaniem języków HDL Arkadiusz Bukowiec 1 Radosław Gąsiorek 2 Agnieszka Węgrzyn 3 Prezentowany referat przedstawia ogólną koncepcję
Bardziej szczegółowoWykład Mikroprocesory i kontrolery
Wykład Mikroprocesory i kontrolery Cele wykładu: Poznanie podstaw budowy, zasad działania mikroprocesorów i układów z nimi współpracujących. Podstawowa wiedza potrzebna do dalszego kształcenia się w technice
Bardziej szczegółowo