Programowalne układy logiczne Wydziałowy Zakład Nanometrologii SEMESTR LETNI
|
|
- Feliks Bukowski
- 5 lat temu
- Przeglądów:
Transkrypt
1 Programowalne układy logiczne Wydziałowy Zakład Nanometrologii SEMESTR LETNI Pierwszy projekt w środowisku ISE Design Suite Xilinx 1. Zapoznanie ze środowiskiem Xilinx ISE Design oraz językiem opisu sprzętu Verilog, program obejmuje: tworzenie projektu w środowisku ISE Design 14.7, tworzenie symulacji Test Bench, synteza, fizyczna implementacja kodu w strukturze FPGA. Język Verilog: podstawowe pojęcia języka (blok entity, blok architekture, zmienne, sygnały, procesy, sekwencyjne i równolegle wykonanie instrukcji), definicja stałych, sygnałów i zmiennych, definicja procesu, instrukcje podstawień. Zasady wykonywania instrukcji opisanych językiem Verilog (równoległe oraz sekwencyjne wykonywanie programu). Umiejętność pisania prostych programów opisujących logikę w sposób behawioralny tworzenie procesów, tworzenie liczników/dzielników, rejestrów, operacje logiczne oraz arytmetyczne wykonywane na zmiennych i sygnałach, instrukcje warunkowe, instrukcje wyboru, podstawienia warunkowe. Zadania Proste struktury umożliwiające m. in.: sterowanie diodami LED z wykorzystaniem przycisków, proste konstrukcje logiczne asynchroniczne - bramki AND, OR, NAND, NOR, XOR, XNOR, multipleksery, demultipleksery, proste konstrukcje synchroniczne, wykorzystanie procesów i zmiennych - dzielniki częstotliwości, liczniki, maszyny stanowe, sterowanie diodami LED. Prowadzący może modyfikować program w zależności od postępów grupy.
2 Zadania Uruchomienie programu następuje po wywołaniu IseDesign Suite 14.7, czego wynikiem jest pojawienie się okna ISE Project Navigator. W oknie głównym programu należy stworzyć nowy projekt za pomocą polecenia New Project, alternatywnie można to samo zrobić wybierając New Project w menu File. W oknie projektu należy podać nazwę oraz ścieżkę, w której zapisany zostanie projekt (należy pamiętać, aby w nazwie projektu nie używać polskich znaków oraz spacji). Dobrym zwyczajem jest w oknie Description w kilku zdaniach napisać, co jest celem realizowanego projektu bądź, jakie spełnia funkcje. W ustawieniach projektu należy zdefiniować parametry realizowanego projektu. Wśród dostępnych opcji należy wybrać Evaluation Development Board - czyli zestaw prototypowy, w którego skład wchodzi układ programowalny itp. W trakcie realizacji zajęć do dyspozycji
3 studentów przeznaczony jest zestaw ewaluacyjny firmy Digilent z układem FPGA SPARTAN 3E (XC3S500E) więc wybieramy: Spartan 3E Starter Board Pełna dokumentacja techniczna dostępna jest na stronie producenta oraz w dziele materiały na stronie przedmiotu: D&CFID= &CFTOKEN=eee4d540d3ade18-CB4F5D B95A61CD0F Pozostałe ustawienia jak Family, Device, Package odnoszę się do układu logiki programowalnej i oznaczają odpowiednio: rodzinę układów, symbol układu scalonego oraz rodzaj obudowy. FG320 oznacza układ scalony FBGA o 320 wyprowadzeniach, przeznaczony do montażu powierzchniowego. W kolejnym kroku pojawi się okno stanowiące podsumowanie projektu. Klikając Finish można przejść do dalszego etapu, konfiguracji środowiska. W trakcie zajęć laboratoryjnych/projektowych oraz przy realizacji projektów własnych należy posługiwać się językiem Verilog. Aby przystąpić do realizacji określonej struktury logicznej należy kliknąć prawym przyciskiem myszy na symbol układu scalonego xc3s500e-4fg320 z menu kontekstowego wybieramy New Source. Opis struktury realizujemy z wykorzystaniem modułu Verilog Module. Pozostałe opcje umożliwiają między innymi tworzenie symboli dla realizowanych funkcjonalności, tworzenie dokumentacji oraz prowadzenia procesu testowania projektowanej struktury logicznej. Nazwę projektowanego modułu VHDL najlepiej przyjąć w ten sposób, aby krótko opisywała realizowaną funkcjonalność.
4 Przechodząc dalej, w kolejnym kroku należy zdefiniować porty wejściowe oraz wyjściowe dla realizowanej struktury logicznej. Przy założeniu, że realizuje się dwu wejściową bramkę AND z łatwością można się domyśleć ze w oknie Port Name zdefiniowano dwa wejścia a, b oraz wyjście y. Oczywiście można w tym miejscu zdefiniować wektory wejściowe o dowolnej długości. W kolumnie Port Name należy wpisać nazwy sygnałów wejściowych i wyjściowych użytych w układzie logicznym, w kolumnie Direction należy podać rodzaj sygnału, wejściowy (in) lub wyjściowy (out). Rodzaje, ilość wejść, wyjść można ustalać w trakcie realizacji programu. W trakcie prac nad projektem, możliwe jest nanoszenie dowolnych zmian w portach wejścia/wyjścia.
5 Potwierdzając kolejny krok realizacji projektu, pojawia się okno główne programu, w centralnej części programu widnieje okno edytora, ze wstępnie wygenerowanym kawałkiem kodu. Część kodu związana ze standardowymi bibliotekami IEEE oraz podstawowy szkielet architektury opisu sprzętu generowany jest automatyczni. Należy mieć jednak na uwadze jak wygląda szkielet i co wchodzi w jego skład. Aby sprawdzić poprawność składniową opisanego kodu w okienku Processes rozwiń opcję Synthesize XST i kliknij dwukrotnie Check Syntax, w wyniku syntezy Przez wykonaniem syntezy każdorazowo należy pamiętać o tym, aby zapisać projekt. Określenie podstawowej jednostki czasu w wykonywaniu projektu (do celów symulacji) Komentarz informacyjny odnośnie projektu, zawiera takie informacje jak: czas wykonania projektu, projektanta, przeznaczenie, itp Określenie granic tworzenia moduły w którym zawarty zostnie opis danej struktury Wypisanie wejść oraz wyjść modułu stworzonego w języku Verilog
6 Do modułu wpisać następujący opis struktury: Gdzie: Deklaracja sygnałów wewnętrznych Opis struktury bramka AND Opisaną funkcjonalność przedstawia poniższy symbol (RTL): UWAGA: W którym miejscu znajduje się błąd na tej stronie?
7 Symulacja testowanie funkcjonalności. Aby sprawdzić poprawność zaprojektowanego/zakodowanego układu należy przeprowadzić jego symulację. Środowisko ISE WebPack ma wbudowany symulator. Przed przystąpieniem do symulacji należy zbudować tzw. Test Bench, który określi wymuszenia testujące. Aby zbudować plik testujący należy w menu Project wybrać New Source...: W oknie wybrać Verilog Test Figure i wpisać nazwę pliku testującego w File Name. W kolejnym oknie należy wybrać układ, dla którego tworzony będzie plik testujący. Opis struktury symulacyjnej wygenerowany automatycznie: W okienku Design należy wybrać View: Simulation. Klikając dwukrotnie lewym przyciskiem myszy na Simulate Behavioral Model, po chwili powinno pojawić się okno z wynikiem symulacji:
8 W oknie symulacji można zobaczyć m.in.: sygnały wymuszające a i b oraz wyjście y układu po zmianie stanów bitowych. Oraz przybliżenie na przebieg symulacji:
9 Synteza kodu i programowanie układu FPGA Po przeprowadzeniu procesu syntezy można przystąpić do zaprogramowania układu FPGA, do dyspozycji studentów przeznaczony jest zestaw uruchomieniowy: Spartan 3E Starter Board. Dokumentacja techniczna, schematy zamieszone zostały na stronie kursu. Zestaw prototypowy należy podłączyć do komputera za pomocą przewodu USB. Interfejs USB przeznaczony jest do komunikacji z programatorem JTAG. Zestaw zasilany jest napięciem stabilizowanym 5 V z zasilacza dołączonego do zestawu. Dokumentacja techniczna dostępna na stronie kursu oraz na stronie producenta
10 Realizacja fizyczna i Plan Ahead Przypisywanie wejść i wyjść: Dla wcześniej zdefiniowanej architektury należy przypisać fizyczne wejścia oraz wyjście. W wypadku zestawu uruchomieniowego, jako sygnały wejściowe posłużę przełączniki oraz dioda LED. Na podstawie dokumentacji należy sprawdzić połączenia między układem FPGA oraz elementami peryferyjnymi. 1 0 Działanie przełączników: Ustawienie przełącznika SW0 w pozycję 1 powoduje ustawienie stanu wysokiego (3,3 V) na pinie L13 układu FPGA. W pozycji 0 nożna układu dołączona jest do potencjału GND. Diody LED: Zestaw prototypowy wyposażony jest w 8 diod LED ogólnego przeznaczenia. Dołączonych do pinów układu FPGA. Każda z diod dołączona jest do wyprowadzeń układu za pomocą szeregowo połączonego rezystora 390. Dioda aktywowana jest stanem wysokim. Proces implementacji syntezowanego kodu w architekturę FPGA następuję w kilku krokach. Niewątpliwą zaletą jest fakt, że to użytkownik decyduje, w którym miejscu projektowana
11 struktura posiada wejścia oraz wyjścia. Definicję wejść, wyjść realizuje się za pomocą pakietu Plan Ahead. Dostęp uzyskujemy przechodząc kolejno: Processes User Constraints I/O Pin Planning Proces przypisania wyjść polega na odpowiednim zdefiniowaniu i przypisaniu. Definiowanie realizuje się za pomocą myszki, klikając w odpowiednie pozycje (piny). Proces definiowania wejść/wyjść polega na odpowiednim zdefiniowaniu i przypisaniu. Definiowanie realizuje się za pomocą myszki, klikając w odpowiednie pozycje (piny) widoczne na schemacie połączeniowym układu. W kolumnach oraz wierszach przedstawione są kolejne porty/piny wejścia/wyjścia. Należy mieć jednak na uwadze fakt, że niektóre z pinów mają przypisane funkcje, jak np. rozprowadzanie sygnału zegarowego lub napięcia zasilającego układ i poszczególne struktury.
12 Innym sposobem definiowanie wejść/wyjść lub źródła sygnału zegarowego jest tworzenie pliku Net List (plik z rozszerzeniem *.ucf). Ten sposób definiowania połączeń wymaga jednak doświadczenia w czytaniu schematów ideowych oraz dokumentacji technicznej. Zawartość pliku połączeń (Netlist): NET pin wejściowy/wyjściowy, LOC fizyczna lokalizacja pinu układu FPGA, do którego dołączony zostanie NET, IOSTANDARD standard określający poziom sygnałów wejściowych/wyjściowych, PULLUP dołączenie wejścia/wyjścia do potencjału podciągającego + VCC przez rezystor wewnętrzny. Sposób nr 1 Sposób nr 2 # PlanAhead # wejście a oraz b NET "a" LOC = N17; NET "a" IOSTANDARD = LVTTL; NET "a" PULLUP; NET "b" LOC = H18; NET "b" IOSTANDARD = LVTTL; NET "b" PULLUP; # wyjście y NET "y" LOC = F9; NET "y" IOSTANDARD = LVTTL; # wejście a oraz b NET "a" LOC = N17 IOSTANDARD = LVTTL IOSTANDARD; NET "b" LOC = H18 IOSTANDARD = LVTTL PULLUP; # wyjście y NET "y" LOC = F9 IOSTANDARD = LVTTL;
13 Impact implementacja funkcjonalności w FPGA Po wykonaniu poprzednich kroków, określoną funkcjonalność należy zaimplementować w strukturę FPGA. Do tego celu przewidziany jest pakiet IMPACT. Za pośrednictwem interfejsu JTAG dokonuje identyfikacji układów połączonych programowalnych połączonych w pętli (szeregowo). Pakiet IMPACT wywołujemy klikając dwukrotnie: Należy potwierdzić komunikat mówiący o konieczności uruchomienia pakietu IMPACT. Następnie z menu Edit wybieramy Lunch Wizard komunikat potwierdzamy klikając na OK. Po chwili w oknie głównym programu pojawią się urządzenia podłączone do interfejsu JTAG komunikat potwierdzamy klikając YES.
14 Naszym układem programowalnym jest układ xc3s500e. To w jego strukturę należy zaimplementować kod. Pozostałe układy to pamięć FLASH oraz dodatkowy układ CPLD. Poprawnie przeprowadzony proces programowania układu zostanie potwierdzone komunikatem: Program Succeeded.
LABORATORIUM UKŁADÓW PROGRAMOWALNYCH Wydziałowy Zakład Metrologii Mikro- i Nanostruktur SEMESTR LETNI 2016
LABORATORIUM UKŁADÓW PROGRAMOWALNYCH Wydziałowy Zakład Metrologii Mikro- i Nanostruktur SEMESTR LETNI 2016 Prowadzący: dr inż. Daniel Kopiec email: daniel.kopiec@pwr.edu.pl Pierwszy projekt w środowisku
Bardziej szczegółowoLABORATORIUM UKŁADÓW PROGRAMOWALNYCH Wydziałowy Zakład Metrologii Mikro- i Nanostruktur SEMESTR LETNI 2017
LABORATORIUM UKŁADÓW PROGRAMOWALNYCH Wydziałowy Zakład Metrologii Mikro- i Nanostruktur SEMESTR LETNI 2017 Prowadzący: mgr inż. Maciej Rudek email: maciej.rudek@pwr.edu.pl Pierwszy projekt w środowisku
Bardziej szczegółowo1. ISE WebPack i VHDL Xilinx ISE Design Suite 10.1 VHDL Tworzenie projektu Project Navigator Xilinx ISE Design Suite 10.1 File
1. ISE WebPack i VHDL Celem ćwiczenia jest szybkie zaznajomienie się ze środowiskiem projektowym Xilinx ISE Design Suite 10.1 oraz językiem opisu sprzętu VHDL. Tworzenie projektu Uruchom program Project
Bardziej szczegółowoWygląd okna aplikacji Project Navigator.
Laboratorium przedmiotu Podstawy Techniki Cyfrowej ćw.1: Układy kombinacyjne Wprowadzenie: Wszelkie realizacje układowe projektów w ramach laboratorium z przedmiotu Podstawy Techniki Cyfrowej będą tworzone
Bardziej szczegółowoLaboratorium. Szyfrowanie algorytmami Vernam a oraz Vigenere a z wykorzystaniem systemu zaimplementowanego w układzie
Laboratorium Szyfrowanie algorytmami Vernam a oraz Vigenere a z wykorzystaniem systemu zaimplementowanego w układzie programowalnym FPGA. 1. Zasada działania algorytmów Algorytm Vernam a wykorzystuje funkcję
Bardziej szczegółowo1. Synteza układów opisanych w języku VHDL Xilinx ISE Design Suite 10.1 VHDL 2. Obsługa przetwornika CA Project Add source...
1. Synteza układów opisanych w języku VHDL Celem ćwiczenia jest szybkie zaznajomienie się ze środowiskiem projektowym Xilinx ISE Design Suite 10.1 oraz językiem opisu sprzętu VHDL, także przetwornikiem
Bardziej szczegółowoBezpieczeństwo informacji oparte o kryptografię kwantową
WYŻSZA SZKOŁA BIZNESU W DĄBROWIE GÓRNICZEJ WYDZIAŁ ZARZĄDZANIA INFORMATYKI I NAUK SPOŁECZNYCH Instrukcja do laboratorium z przedmiotu: Bezpieczeństwo informacji oparte o kryptografię kwantową Instrukcja
Bardziej szczegółowoLista zadań nr 1. Zagadnienia stosowanie sieci Petriego (ang. Petri net) jako narzędzia do modelowania algorytmów sterowania procesami
Warsztaty Koła Naukowego SMART dr inż. Grzegorz Bazydło G.Bazydlo@iee.uz.zgora.pl, staff.uz.zgora.pl/gbazydlo Lista zadań nr 1 Zagadnienia stosowanie sieci Petriego (ang. Petri net) jako narzędzia do modelowania
Bardziej szczegółowoUkłady reprogramowalne i SoC Implementacja w układach FPGA
Układy reprogramowalne i SoC Implementacja w układach FPGA Prezentacja jest współfinansowana przez Unię Europejską w ramach Europejskiego Funduszu Społecznego w projekcie pt. Innowacyjna dydaktyka bez
Bardziej szczegółowoProgramowalne Układy Cyfrowe Laboratorium
Zdjęcie opracowanej na potrzeby prowadzenia laboratorium płytki przedstawiono na Rys.1. i oznaczono na nim najważniejsze elementy: 1) Zasilacz i programator. 2) Układ logiki programowalnej firmy XILINX
Bardziej szczegółowoProjektowanie z użyciem bloków funkcjonalnych w układach programowalnych firmy Xilinx
Projektowanie z użyciem bloków funkcjonalnych w układach programowalnych firmy Xilinx CEL ĆWICZENIA Celem ćwiczenia jest utrwalenie wiedzy dotyczącej budowy, działania i własności programowalnych układów
Bardziej szczegółowoUkªady Kombinacyjne - cz ± I
Ukªady Kombinacyjne - cz ± I Sebastian Kurczyk sebastian.kurczyk@polsl.pl Piotr Krauze piotr.krauze@polsl.pl 13 kwietnia 2013 Streszczenie Celem niniejszego laboratorium jest zapoznanie studentów z metodami
Bardziej szczegółowoLABORATORIUM UKŁADÓW PROGRAMOWALNYCH. PROCESORY OSADZONE kod kursu: ETD 7211 SEMESTR ZIMOWY 2017
Politechnika Wrocławska, Wydział Elektroniki Mikrosystemów i Fotoniki Wydziałowy Zakład Metrologii Mikro- i Nanostruktur LABORATORIUM UKŁADÓW PROGRAMOWALNYCH PROCESORY OSADZONE kod kursu: ETD 7211 SEMESTR
Bardziej szczegółowoPolitechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 1 (3h) Wprowadzenie do obsługi platformy projektowej Quartus II Instrukcja pomocnicza do laboratorium z przedmiotu
Bardziej szczegółowoLABORATORIUM ELEKTRONIKA Projektowanie koderów, transkoderów i dekoderów w języku VHDL
LABORATORIUM ELEKTRONIKA Projektowanie koderów, transkoderów i dekoderów w języku VHDL 1. Cel ćwiczenia W ćwiczeniu student projektuje i implementuje w strukturze układu FPGA (Field Programmable Gate Array)
Bardziej szczegółowoProjektowanie z użyciem softprocesora picoblaze w układach programowalnych firmy Xilinx
Projektowanie z użyciem softprocesora picoblaze w układach programowalnych firmy Xilinx CEL ĆWICZENIA Celem ćwiczenia jest utrwalenie wiedzy dotyczącej budowy, działania i własności programowalnych układów
Bardziej szczegółowoProjektowanie układów na schemacie
Projektowanie układów na schemacie Przedstawione poniżej wskazówki mogą być pomocne przy projektowaniu układach na poziomie schematu. Stałe wartości logiczne Aby podłączyć wejście do stałej wartości logicznych
Bardziej szczegółowoLista zadań nr 5. Ścieżka projektowa Realizacja każdego z zadań odbywać się będzie zgodnie z poniższą ścieżką projektową (rys.
Sterowanie procesami dyskretnymi laboratorium dr inż. Grzegorz Bazydło G.Bazydlo@iee.uz.zgora.pl, staff.uz.zgora.pl/gbazydlo Lista zadań nr 5 Zagadnienia stosowanie skończonych automatów stanów (ang. Finite
Bardziej szczegółowoĆwiczenia z S7-1200. S7-1200 jako Profinet-IO Controller. FAQ Marzec 2012
Ćwiczenia z S7-1200 S7-1200 jako Profinet-IO Controller FAQ Marzec 2012 Spis treści 1 Opis zagadnienie poruszanego w ćwiczeniu. 3 1.1 Wykaz urządzeń..... 3 2 KONFIGURACJA S7-1200 PLC.. 4 2.1 Nowy projekt.
Bardziej szczegółowoPROTOTYPOWANIE UKŁADÓW ELEKTRONICZNYCH Programowalne układy logiczne FPGA Maciej Rosół, Katedra Automatyki AGH, e-mail: mr@ia.agh.edu.
DATA: Ćwiczenie nr 4 PROTOTYPOWANIE UKŁADÓW ELEKTRONICZNYCH Programowalne układy logiczne FPGA Maciej Rosół, Katedra Automatyki AGH, e-mail: mr@ia.agh.edu.pl 1. Cel ćwiczenia Celem ćwiczenia jest zapoznanie
Bardziej szczegółowoAltera Quartus II. Opis niektórych komponentów dostarczanych razem ze środowiskiem. Opracował: mgr inż. Leszek Ciopiński
Altera Quartus II Opis niektórych komponentów dostarczanych razem ze środowiskiem Opracował: mgr inż. Leszek Ciopiński Spis treści Opis wybranych zagadnień obsługi środowiska Altera Quartus II:...1 Magistrale:...
Bardziej szczegółowoScalone układy programowalne FPGA.
Scalone układy programowalne FPGA. (jd) Jacek Długopolski Katedra Informatyki AGH (v1.2) 1. Cel ćwiczenia Celem ćwiczenia jest zdobycie podstawowych wiadomości i umiejętności korzystania z oprogramowania
Bardziej szczegółowo1.Wstęp. 2.Generowanie systemu w EDK
1.Wstęp Celem niniejszego ćwiczenia jest zapoznanie z możliwościami debuggowania kodu na platformie MicroBlaze oraz zapoznanie ze środowiskiem wspomagającym prace programisty Xilinx Platform SDK (Eclipse).
Bardziej szczegółowoProgramowanie procesora Microblaze w środowisku SDK
Programowanie procesora Microblaze w środowisku SDK 9 kwietnia 2010 Zespół Rekonfigurowalnych Systemów Obliczeniowych AGH Kraków http://www.fpga.agh.edu.pl/ 1.Wstęp Celem niniejszego ćwiczenia jest: zapoznanie
Bardziej szczegółowoJęzyk opisu sprzętu VHDL
Język opisu sprzętu VHDL dr inż. Adam Klimowicz Seminarium dydaktyczne Katedra Mediów Cyfrowych i Grafiki Komputerowej Informacje ogólne Język opisu sprzętu VHDL Przedmiot obieralny dla studentów studiów
Bardziej szczegółowoPROGRAMOWALNE STEROWNIKI LOGICZNE
PROGRAMOWALNE STEROWNIKI LOGICZNE I. Wprowadzenie Klasyczna synteza kombinacyjnych i sekwencyjnych układów sterowania stosowana do automatyzacji dyskretnych procesów produkcyjnych polega na zaprojektowaniu
Bardziej szczegółowoPolitechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki. ĆWICZENIE Nr 8 (3h) Implementacja pamięci ROM w FPGA
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 8 (3h) Implementacja pamięci ROM w FPGA Instrukcja pomocnicza do laboratorium z przedmiotu Programowalne Struktury
Bardziej szczegółowoInwerter logiczny. Ilustracja 1: Układ do symulacji inwertera (Inverter.sch)
DSCH2 to program do edycji i symulacji układów logicznych. DSCH2 jest wykorzystywany do sprawdzenia architektury układu logicznego przed rozpoczęciem projektowania fizycznego. DSCH2 zapewnia ergonomiczne
Bardziej szczegółowoParametryzacja przetworników analogowocyfrowych
Parametryzacja przetworników analogowocyfrowych wersja: 05.2015 1. Cel ćwiczenia Celem ćwiczenia jest zaprezentowanie istoty działania przetworników analogowo-cyfrowych (ADC analog-to-digital converter),
Bardziej szczegółowoZL10PLD. Moduł dippld z układem XC3S200
ZL10PLD Moduł dippld z układem XC3S200 Moduły dippld opracowano z myślą o ułatwieniu powszechnego stosowania układów FPGA z rodziny Spartan 3 przez konstruktorów, którzy nie mogą lub nie chcą inwestować
Bardziej szczegółowoMentorGraphics ModelSim
MentorGraphics ModelSim 1. Konfiguracja programu Wszelkie zmiany parametrów systemu symulacji dokonywane są w menu Tools -> Edit Preferences... Wyniki ustawień należy zapisać w skrypcie startowym systemu
Bardziej szczegółowoKrótkie wprowadzenie do ModelSim i Quartus2
Krótkie wprowadzenie do ModelSim i Quartus2 wersja 04.2011 1 Plan Oprogramowanie Pliki źródłowe Scenariusze użycia 2 Programy Programy w wersji darmowej do pobrania ze strony www.altera.com ModelSim-Altera
Bardziej szczegółowoSYSTEMY DEDYKOWANE W UKŁADACH PROGRAMOWALNYCH
Akademia Górniczo Hutnicza im. Stanisława Staszica w Krakowie Wydział IEiT Katedra Elektroniki SYSTEMY DEDYKOWANE W UKŁADACH PROGRAMOWALNYCH Ćwiczenie 2 Współpraca Zynq Processing System z peryferiami
Bardziej szczegółowoProjekt procesora NIOSII w strukturze programowalnego układu logicznego CYCLONEII EP2C35F672C6 podłączenie i obsługa wyświetlacza LCD.
LAB. 2 Projekt procesora NIOSII w strukturze programowalnego układu logicznego CYCLONEII EP2C35F672C6 podłączenie i obsługa wyświetlacza LCD. Laboratorium Mikroprocesorowych Układów Sterowania instrukcja
Bardziej szczegółowoBramki logiczne Instrukcja do ćwiczeń laboratoryjnych
Bramki logiczne Instrukcja do ćwiczeń laboratoryjnych. WSTĘP Celem ćwiczenia jest zapoznanie się z podstawowymi sposobami projektowania układów cyfrowych o zadanej funkcji logicznej, na przykładzie budowy
Bardziej szczegółowoPolitechnika Gdańska Wydział Elektrotechniki i Automatyki Katedra Inżynierii Systemów Sterowania
Politechnika Gdańska Wydział Elektrotechniki i Automatyki Katedra Inżynierii Systemów Sterowania Podstawowe kroki programowania zestawu uruchomieniowego ZL9AVR z systemem operacyjnym NutOS w środowisku
Bardziej szczegółowoSatel Integra FIBARO
Konfiguracja systemu alarmowego Satel Integra do współpracy z systemem FIBARO Poznań, 15 maja 2015r. 1 FIBARO Home Center 2 umożliwia integrację z systemem alarmowym Satel. Jest to realizowane na poziomie
Bardziej szczegółowoWydział Elektryczny. Katedra Automatyki i Elektroniki. Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: TECHNIKA CYFROWA 2 TS1C300 020
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: TEHNIKA YFOWA 2 T1300 020 Ćwiczenie Nr 6 EALIZAJA FUNKJI EJETOWYH W TUKTUAH
Bardziej szczegółowoLabVIEW PLATFORMA EDUKACYJNA Lekcja 5 LabVIEW i Arduino konfiguracja środowiska i pierwszy program
LabVIEW PLATFORMA EDUKACYJNA Lekcja 5 LabVIEW i Arduino konfiguracja środowiska i pierwszy program Przygotował: Jakub Wawrzeńczak 1. Wprowadzenie Lekcja przedstawia wykorzystanie środowiska LabVIEW 2016
Bardziej szczegółowoTworzenie nowego projektu w asemblerze dla mikroprocesora z rodziny 8051
Tworzenie nowego projektu w asemblerze dla mikroprocesora z rodziny 8051 Katedra Automatyki, Wydział EAIiE Akademia Górniczo-Hutnicza w Krakowie Marcin Piątek Kraków 2008 1. Ważne uwagi i definicje Poniższy
Bardziej szczegółowoTwinCAT 3 konfiguracja i uruchomienie programu w języku ST lokalnie
TwinCAT 3 konfiguracja i uruchomienie programu w języku ST lokalnie 1. Uruchomienie programu TwinCAT 3: a) Kliknąć w start i wpisać wpisać frazę twincat. b) Kliknąć w ikonę jak poniżej: 2. Wybrać w menu
Bardziej szczegółowodokument DOK 02-05-12 wersja 1.0 www.arskam.com
ARS3-RA v.1.0 mikro kod sterownika 8 Linii I/O ze zdalną transmisją kanałem radiowym lub poprzez port UART. Kod przeznaczony dla sprzętu opartego o projekt referencyjny DOK 01-05-12. Opis programowania
Bardziej szczegółowoLABORATORIUM UKŁADÓW PROGRAMOWALNYCH
LABORATORIUM UKŁADÓW PROGRAMOWALNYCH Wydział Elektroniki Mikrosystemów i Fotoniki Politechnika Wrocławska Prowadzący: dr inż. Daniel Kopiec email: daniel.kopiec@pwr.edu.pl Konfiguracja układu DCM Digital
Bardziej szczegółowoCwiczenie nr 1 Pierwszy program w języku C na mikrokontroler AVR
Cwiczenie nr 1 Pierwszy program w języku C na mikrokontroler AVR Zadanie polega na napisaniu pierwszego programu w języku C, jego poprawnej kompilacji i wgraniu na mikrokontroler. W tym celu należy zapoznać
Bardziej szczegółowoĆwiczenie 26. Temat: Układ z bramkami NAND i bramki AOI..
Temat: Układ z bramkami NAND i bramki AOI.. Ćwiczenie 26 Cel ćwiczenia Zapoznanie się ze sposobami konstruowania z bramek NAND różnych bramek logicznych. Konstruowanie bramek NOT, AND i OR z bramek NAND.
Bardziej szczegółowoĆwiczenie 23. Temat: Własności podstawowych bramek logicznych. Cel ćwiczenia
Temat: Własności podstawowych bramek logicznych. Cel ćwiczenia Ćwiczenie 23 Poznanie symboli własności. Zmierzenie parametrów podstawowych bramek logicznych TTL i CMOS. Czytanie schematów elektronicznych,
Bardziej szczegółowoPodstawy programowania w środowisku Totally Integration Automation Portal
GRUPA MT Temat i Autor Podstawy programowania w środowisku Totally Integration Automation Portal Krzysztof Bodzek, Arkadiusz Domoracki, Grzegorz Jarek CEL ĆWICZENIA 1. Poznanie narzędzia Totally Integration
Bardziej szczegółowoTechnika Cyfrowa Wprowadzenie do laboratorium komputerowego
Akademia Górniczo Hutnicza im. Stanisława Staszica w Krakowie Wydział EAIiE Katedra Elektroniki Technika Cyfrowa Wprowadzenie do laboratorium komputerowego http://www.fpga.agh.edu.pl 1. Wstęp Celem niniejszego
Bardziej szczegółowoWydział Elektryczny. Katedra Automatyki i Elektroniki. Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: PROGRAMOWALNE STRUKTURY LOGICZNE
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: PROGRAMOWALNE STRUKTURY LOGICZNE ES1C420 300 Ćwiczenie Nr 1 SYSTEM CAD
Bardziej szczegółowoProjektowanie z użyciem procesora programowego Nios II
Projektowanie z użyciem procesora programowego Nios II WSTĘP Celem ćwiczenia jest nauczenie projektowania układów cyfrowych z użyciem wbudowanych procesorów programowych typu Nios II dla układów FPGA firmy
Bardziej szczegółowoInstrukcja podstawowego uruchomienia sterownika PLC LSIS serii XGB XBC-DR20SU
Instrukcja podstawowego uruchomienia sterownika PLC LSIS serii XGB XBC-DR20SU Spis treści: 1. Instalacja oprogramowania XG5000 3 2. Tworzenie nowego projektu i ustawienia sterownika 7 3. Podłączenie sterownika
Bardziej szczegółowoSzkolenia specjalistyczne
Szkolenia specjalistyczne AGENDA Programowanie mikrokontrolerów w języku C na przykładzie STM32F103ZE z rdzeniem Cortex-M3 GRYFTEC Embedded Systems ul. Niedziałkowskiego 24 71-410 Szczecin info@gryftec.com
Bardziej szczegółowoPolitechnika Gdańska Wydział Elektrotechniki i Automatyki Katedra Inżynierii Systemów Sterowania
Politechnika Gdańska Wydział Elektrotechniki i Automatyki Katedra Inżynierii Systemów Sterowania Podstawowe kroki programowania zestawu uruchomieniowego ZL9AVR z systemem operacyjnym NutOS w środowisku
Bardziej szczegółowoSystemy Czasu Rzeczywistego FPGA
01. Systemy Czasu Rzeczywistego FPGA 1 Systemy Czasu Rzeczywistego FPGA laboratorium: 03 autor: mgr inż. Mateusz Baran 01. Systemy Czasu Rzeczywistego FPGA 2 1 Spis treści FPGA... 1 1 Spis treści... 2
Bardziej szczegółowoProgramowanie Układów Logicznych kod kursu: ETD6203. Szczegóły realizacji projektu indywidualnego W dr inż.
Programowanie Układów Logicznych kod kursu: ETD6203 Szczegóły realizacji projektu indywidualnego W1 24.02.2016 dr inż. Daniel Kopiec Projekt indywidualny TERMIN 1: Zajęcia wstępne, wprowadzenie TERMIN
Bardziej szczegółowoProjektowanie Systemów Wbudowanych
Projektowanie Systemów Wbudowanych Podstawowe informacje o płycie DE2 Autorzy: mgr inż. Dominik Bąk i mgr inż. Leszek Ciopiński 1. Płyta DE2 Rysunek 1. Widok płyty DE2 z zaznaczonymi jej komponentami.
Bardziej szczegółowoInstrukcja ręcznej konfiguracji połączenia z Internetem przez. modem ED77 w systemie Windows XP
Instrukcja ręcznej konfiguracji połączenia z Internetem przez UWAGA modem ED77 w systemie Windows XP wersja 1.0 Niniejsza instrukcja nie opisuje sposobu i przebiegu instalacji sterowników urządzenia. W
Bardziej szczegółowoINSTRUKCJA UŻYTKOWANIA
INSTRUKCJA UŻYTKOWANIA KOMPILATORA UKŁADÓW CYFROWYCH ACTIVE CAD Opis układów przy pomocy edytora schematów Opracował dr inż. Piotr Kawalec Warszawa, 2000 rok SPIS TREŚCI str. 1. WSTĘP... 3 2. TWORZENIE
Bardziej szczegółowoTechnika cyfrowa. Laboratorium nr 7. Liczniki synchroniczne. Mirosław Łazoryszczak. Temat:
Mirosław Łazoryszczak Technika cyfrowa Laboratorium nr 7 Temat: Liczniki synchroniczne Katedra Architektury Komputerów i Telekomunikacji Zakład Systemów i Sieci Komputerowych SPIS TREŚCI 1. Wymagania...3
Bardziej szczegółowoSystemy Czasu Rzeczywistego FPGA
01. Systemy Czasu Rzeczywistego FPGA 1 Systemy Czasu Rzeczywistego FPGA laboratorium: 05 autor: mgr inż. Mateusz Baran 01. Systemy Czasu Rzeczywistego FPGA 2 1 Spis treści FPGA... 1 1 Spis treści... 2
Bardziej szczegółowoĆwiczenie 31 Temat: Analogowe układy multiplekserów i demultiplekserów. Układ jednostki arytmetyczno-logicznej (ALU).
Ćwiczenie 31 Temat: Analogowe układy multiplekserów i demultiplekserów. Układ jednostki arytmetyczno-logicznej (ALU). Cel ćwiczenia Poznanie własności analogowych multiplekserów demultiplekserów. Zmierzenie
Bardziej szczegółowoOrganizacja laboratorium. Zadania do wykonania w czasie laboratorium z części PSPICE
Organizacja laboratorium W czasie laboratorium należy wykonać 9 ćwiczeń, po 3 z części PSPICE, Verilog oraz VHDL. Ćwiczenia punktowane są odpowiednio po 5, 5, 6 (PSPICE), 5, 6, 6 (Verilog) oraz 5, 6, 6
Bardziej szczegółowoĆwiczenie 1 VHDL - Licznik 4-bitowy.
Ćwiczenie 1 VHDL - Licznik 4-bitowy. Zadaniem studenta jest zaprojektowanie w układzie CoolRunner2 układu, który dzieli częstotliwość zegara wejściowego generując sygnał taktowania licznika 4-bitowego,
Bardziej szczegółowoĆwiczenie 25 Temat: Interfejs między bramkami logicznymi i kombinacyjne układy logiczne. Układ z bramkami NOR. Cel ćwiczenia
Ćwiczenie 25 Temat: Interfejs między bramkami logicznymi i kombinacyjne układy logiczne. Układ z bramkami NOR. Cel ćwiczenia Zapoznanie się z techniką połączenia za pośrednictwem interfejsu. Zbudowanie
Bardziej szczegółowoPodstawy elektroniki cyfrowej dla Inżynierii Nanostruktur. Piotr Fita
Podstawy elektroniki cyfrowej dla Inżynierii Nanostruktur Piotr Fita Elektronika cyfrowa i analogowa Układy analogowe - przetwarzanie sygnałów, których wartości zmieniają się w sposób ciągły w pewnym zakresie
Bardziej szczegółowoTWORZENIE OD PODSTAW PROJEKTU W ŚRODOWISKU QUARTUS PRIME
Arkadiusz Pantoł MATERIAŁY POMOCNICZE DO KURSU TWORZENIE OD PODSTAW PROJEKTU W ŚRODOWISKU QUARTUS PRIME Obsługa środowiska Quartus Prime może byd kłopotliwa, jeżeli chodzi o stworzenie samego projektu.
Bardziej szczegółowo1. Podstawowe wiadomości...9. 2. Możliwości sprzętowe... 17. 3. Połączenia elektryczne... 25. 4. Elementy funkcjonalne programów...
Spis treści 3 1. Podstawowe wiadomości...9 1.1. Sterowniki podstawowe wiadomości...10 1.2. Do czego służy LOGO!?...12 1.3. Czym wyróżnia się LOGO!?...12 1.4. Pierwszy program w 5 minut...13 Oświetlenie
Bardziej szczegółowoProjektowanie Urządzeń Cyfrowych
Projektowanie Urządzeń Cyfrowych Laboratorium 2 Przykład prostego ALU Opracował: mgr inż. Leszek Ciopiński Wstęp: Magistrale: Program MAX+plus II umożliwia tworzenie magistral. Magistrale są to grupy przewodów
Bardziej szczegółowoBramki Instrukcja do laboratorium AGH w Krakowie Katedra Elektroniki Ernest Jamro Aktualizacja:
Technika Cyfrowa i Układy Programowalne Bramki Instrukcja do laboratorium AGH w Krakowie Katedra Elektroniki Ernest Jamro Aktualizacja: 21-10-2016 1. Podłączenie układu Podłącz wyprowadzenia płytki z układem
Bardziej szczegółowoZL19PRG. Programator USB dla układów PLD firmy Altera
ZL19PRG Programator USB dla układów PLD firmy Altera Nowoczesny programator i konfigurator układów PLD produkowanych przez firmę Altera, w pełni zgodny ze standardem USB Blaster, dzięki czemu współpracuje
Bardziej szczegółowoBezpieczeństwo informacji oparte o kryptografię kwantową
WYŻSZA SZKOŁA BIZNESU W DĄBROWIE GÓRNICZEJ WYDZIAŁ ZARZĄDZANIA INFORMATYKI I NAUK SPOŁECZNYCH Instrukcja do laboratorium z przedmiotu: Bezpieczeństwo informacji oparte o kryptografię kwantową Instrukcja
Bardziej szczegółowoĆwiczenia z S7-1200. Komunikacja S7-1200 z miernikiem parametrów sieci PAC 3200 za pośrednictwem protokołu Modbus/TCP.
Ćwiczenia z S7-1200 Komunikacja S7-1200 z miernikiem parametrów sieci PAC 3200 za pośrednictwem protokołu Modbus/TCP FAQ Marzec 2012 Spis treści 1 Opis zagadnienie poruszanego w ćwiczeniu. 3 1.1 Wykaz
Bardziej szczegółowoSystemy Czasu Rzeczywistego FPGA
01. Systemy Czasu Rzeczywistego FPGA 1 Systemy Czasu Rzeczywistego FPGA laboratorium: 04 autor: mgr inż. Mateusz Baran 01. Systemy Czasu Rzeczywistego FPGA 2 1 Spis treści FPGA... 1 1 Spis treści... 2
Bardziej szczegółowoProjektowania Układów Elektronicznych CAD Laboratorium
Projektowania Układów Elektronicznych CAD Laboratorium ĆWICZENIE NR 3 Temat: Symulacja układów cyfrowych. Ćwiczenie demonstruje podstawowe zasady analizy układów cyfrowych przy wykorzystaniu programu PSpice.
Bardziej szczegółowo1.1 Co to jest USBasp?... 3 1.2 Parametry techniczne... 3 1.3 Obsługiwane procesory... 3 1.4 Zawartość zestawu... 4
2012 Programator AVR USBasp Instrukcja obsługi 2012-02-11 2 SPIS TREŚCI 1. WSTĘP... 3 1.1 Co to jest USBasp?... 3 1.2 Parametry techniczne... 3 1.3 Obsługiwane procesory... 3 1.4 Zawartość zestawu... 4
Bardziej szczegółowoWydział Elektryczny. Katedra Automatyki i Elektroniki. Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: PROGRAMOWALNE STRUKTURY LOGICZNE
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: PROGRAMOWALNE STRUKTURY LOGICZNE ES1C420 300 Ćwiczenie Nr 9 REALIZACJA
Bardziej szczegółowoZL11PRG v.2. Uniwersalny programator ISP. Odpowiednik: Byte Blaster II DLC5 Programmer AT89ISP STK-200 Lattice ISP ARM Wiggler
ZL11PRG v.2 Uniwersalny programator ISP Odpowiednik: Byte Blaster II DLC5 Programmer AT89ISP STK-200 Lattice ISP ARM Wiggler Nowoczesna konstrukcja czyni z programatora ZL11PRG v.2 urządzenie niezwykle
Bardziej szczegółowoSpis treści 1. Wstęp 2. Ćwiczenia laboratoryjne LPM
Spis treści 1. Wstęp... 9 2. Ćwiczenia laboratoryjne... 12 2.1. Środowisko projektowania Quartus II dla układów FPGA Altera... 12 2.1.1. Cel ćwiczenia... 12 2.1.2. Wprowadzenie... 12 2.1.3. Przebieg ćwiczenia...
Bardziej szczegółowoPolitechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki. ĆWICZENIE Nr 4 (3h) Przerzutniki, zatrzaski i rejestry w VHDL
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 4 (3h) Przerzutniki, zatrzaski i rejestry w VHDL Instrukcja pomocnicza do laboratorium z przedmiotu Synteza układów
Bardziej szczegółowoWydział Elektryczny. Katedra Automatyki i Elektroniki. Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: PROGRAMOWALNE STRUKTURY LOGICZNE
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: PROGRAMOWALNE STRUKTURY LOGICZNE ES1C420 300 Ćwiczenie Nr 2 KOMPILACJA
Bardziej szczegółowoSYSTEMY DEDYKOWANE W UKŁADACH PROGRAMOWALNYCH
Akademia Górniczo Hutnicza im. Stanisława Staszica w Krakowie Wydział IEiT Katedra Elektroniki SYSTEMY DEDYKOWANE W UKŁADACH PROGRAMOWALNYCH Ćwiczenie 5 ZYNQ. Obsługa przerwań. Zespół Rekonfigurowalnych
Bardziej szczegółowo2. Architektura mikrokontrolerów PIC16F8x... 13
Spis treści 3 Spis treœci 1. Informacje wstępne... 9 2. Architektura mikrokontrolerów PIC16F8x... 13 2.1. Budowa wewnętrzna mikrokontrolerów PIC16F8x... 14 2.2. Napięcie zasilania... 17 2.3. Generator
Bardziej szczegółowoMagistrale na schematach
Magistrale na schematach Jeśli w projektowanym układzie występują sygnały składające się z kilku powiązanych ze sobą logicznie linii (na przykład liczby wielobitowe) wskazane jest używanie magistrali (Bus).
Bardziej szczegółowoWPROWADZENIE DO ŚRODOWISKA SCICOS
Politechnika Gdańska Wydział Elektrotechniki i Automatyki WPROWADZENIE DO ŚRODOWISKA SCICOS Materiały pomocnicze do ćwiczeń laboratoryjnych Oryginał: Modeling and Simulation in Scilab/Scicos Stephen L.
Bardziej szczegółowoLaboratorium przedmiotu Technika Cyfrowa
Laboratorium przedmiotu Technika Cyfrowa ćw.3 i 4: Asynchroniczne i synchroniczne automaty sekwencyjne 1. Implementacja asynchronicznych i synchronicznych maszyn stanu w języku VERILOG: Maszyny stanu w
Bardziej szczegółowoSML3 październik
SML3 październik 2005 16 06x_EIA232_4 Opis ogólny Moduł zawiera transceiver EIA232 typu MAX242, MAX232 lub podobny, umożliwiający użycie linii RxD, TxD, RTS i CTS interfejsu EIA232 poprzez złącze typu
Bardziej szczegółowoMMfpga01. MMfpga11. Instrukcja konfiguracji środowiska, przykładowy projekt oraz programowanie układu
MMfpga01 MMfpga11 Instrukcja konfiguracji środowiska, przykładowy projekt oraz programowanie układu 1 Spis treści 1. Instalacja aplikacji QUARTUS II Web Edition...3 2. Instalacja programu QUARTUS II Web
Bardziej szczegółowoLokalizacja jest to położenie geograficzne zajmowane przez aparat. Miejsce, w którym zainstalowane jest to urządzenie.
Lokalizacja Informacje ogólne Lokalizacja jest to położenie geograficzne zajmowane przez aparat. Miejsce, w którym zainstalowane jest to urządzenie. To pojęcie jest używane przez schematy szaf w celu tworzenia
Bardziej szczegółowoOpis przedmiotu zamówienia CZĘŚĆ 1
Opis przedmiotu zamówienia CZĘŚĆ 1 Stanowiska do badań algorytmów sterowania interfejsów energoelektronicznych zasobników energii bazujących na układach programowalnych FPGA. Stanowiska laboratoryjne mają
Bardziej szczegółowoSpis treœci. Co to jest mikrokontroler? Kody i liczby stosowane w systemach komputerowych. Podstawowe elementy logiczne
Spis treści 5 Spis treœci Co to jest mikrokontroler? Wprowadzenie... 11 Budowa systemu komputerowego... 12 Wejścia systemu komputerowego... 12 Wyjścia systemu komputerowego... 13 Jednostka centralna (CPU)...
Bardziej szczegółowoNarzędzia i aplikacje Java EE. Usługi sieciowe Paweł Czarnul pczarnul@eti.pg.gda.pl
Narzędzia i aplikacje Java EE Usługi sieciowe Paweł Czarnul pczarnul@eti.pg.gda.pl Niniejsze opracowanie wprowadza w technologię usług sieciowych i implementację usługi na platformie Java EE (JAX-WS) z
Bardziej szczegółowoMultiTool instrukcja użytkownika 2010 SFAR
MultiTool instrukcja użytkownika 2010 SFAR Tytuł dokumentu: MultiTool instrukcja użytkownika Wersja dokumentu: V1.0 Data: 21.06.2010 Wersja urządzenia którego dotyczy dokumentacja: MultiTool ver. 1.00
Bardziej szczegółowoKodery, dekodery, transkodery Synteza sprzętu przy pomocy VHDL
Mirosław Łazoryszczak Technika cyfrowa Laboratorium nr 8 Temat: Kodery, dekodery, transkodery Synteza sprzętu przy pomocy VHDL Katedra Architektury Komputerów i Telekomunikacji Zakład Systemów i Sieci
Bardziej szczegółowoZL4PIC. Uniwersalny zestaw uruchomieniowy dla mikrokontrolerów PIC
ZL4PIC uniwersalny zestaw uruchomieniowy dla mikrokontrolerów PIC (v.1.0) ZL4PIC Uniwersalny zestaw uruchomieniowy dla mikrokontrolerów PIC 1 Zestaw jest przeznaczony dla elektroników zajmujących się aplikacjami
Bardziej szczegółowoGromadzenie danych. Przybliżony czas ćwiczenia. Wstęp. Przegląd ćwiczenia. Poniższe ćwiczenie ukończysz w czasie 15 minut.
Gromadzenie danych Przybliżony czas ćwiczenia Poniższe ćwiczenie ukończysz w czasie 15 minut. Wstęp NI-DAQmx to interfejs służący do komunikacji z urządzeniami wspomagającymi gromadzenie danych. Narzędzie
Bardziej szczegółowoWykorzystanie standardu JTAG do programowania i debugowania układów logicznych
Politechnika Śląska w Gliwicach Wydział Automatyki Elektroniki i Informatyki Wykorzystanie standardu JTAG do programowania i debugowania układów logicznych Promotor dr inż. Jacek Loska Wojciech Klimeczko
Bardziej szczegółowoZestaw uruchomieniowy z mikrokontrolerem LPC1114 i wbudowanym programatorem ISP
Zestaw uruchomieniowy z mikrokontrolerem LPC1114 i wbudowanym programatorem ISP ZL32ARM ZL32ARM z mikrokontrolerem LPC1114 (rdzeń Cotrex-M0) dzięki wbudowanemu programatorowi jest kompletnym zestawem uruchomieniowym.
Bardziej szczegółowoRys. 1. Główne okno programu QT Creator. Na rysunku 2 oznaczone zostały cztery przyciski, odpowiadają kolejno następującym funkcjom:
1. QT creator, pierwsze kroki. Qt Creator wieloplatformowe środowisko programistyczne dla języków C++, JavaScript oraz QML, będące częścią SDK dla biblioteki Qt. Zawiera w sobie graficzny interfejs dla
Bardziej szczegółowoPłytka uruchomieniowa AVR oparta o układ ATMega16/ATMega32. Instrukcja Obsługi. SKN Chip Kacper Cyrocki Page 1
Płytka uruchomieniowa AVR oparta o układ ATMega16/ATMega32 Instrukcja Obsługi SKN Chip Kacper Cyrocki Page 1 Spis treści Wstęp... 3 Wyposażenie płytki... 4 Zasilanie... 5 Programator... 6 Diody LED...
Bardziej szczegółowoProjektowanie układów VLSI-ASIC techniką od ogółu do szczegółu (top-down) przy użyciu pakietu CADENCE
Katedra Elektroniki Akademia Górniczo-Hutnicza w Krakowie Projektowanie układów VLSI-ASIC techniką od ogółu do szczegółu (top-down) przy użyciu pakietu CADENCE opis układu w Verilog, kompilacja i symulacja
Bardziej szczegółowo