Spis treści 1. Wstęp 2. Ćwiczenia laboratoryjne LPM

Transkrypt

1 Spis treści 1. Wstęp Ćwiczenia laboratoryjne Środowisko projektowania Quartus II dla układów FPGA Altera Cel ćwiczenia Wprowadzenie Przebieg ćwiczenia Utworzenie projektu w Quartus II z edycją algorytmu w edytorze graficznym Wstępne ustawienia parametrów: rodzaj układu Kompilacja i ustawienia parametrów kompilacji, symulacji i fittera Symulacja Symulacja sygnału taktującego Użycie i konfigurowanie funkcji LPM Analiza raportu kompilacji Optymalizacja procesu projektowego i działania układu: Tools/Advisors (Power, Resource i Timing Optimization Advisor) Analiza narzędzi wizualizacji interpretacji algorytmu w FPGA: Tools/Netlist Viewers oraz RTL, State Machine i Technology Map Viewer Analiza narzędzi podglądu zasobów FPGA Zajęcia własne Podsumowanie Język opisu sprzętu VHDL Cel ćwiczenia Wprowadzenie Przebieg ćwiczenia Utworzenie jednostek VHDL w programie QUARTUS II Zawartość pliku VHDL Definicja multipleksera Zadanie do samodzielnego rozwiązania

2 Mapowanie portów I/O jednostki VHDL Zadanie: wykonać multiplekser pięć wejść do jednego wyjścia Zadanie do wykonania Sterowanie wyświetlaczem LED w języku VHDL Cel ćwiczenia Wprowadzenie Przebieg ćwiczenia Wykonanie dekodera binarnego dla wyświetlacza LED Funkcje narzędzia Assignment Editor dla portów I/O oraz programowania układu FPGA Zadanie do wykonania Podsumowanie Realizacja algorytmów sekwencyjnych przy użyciu edytora grafów stanów maszynowych w Quartus II Cel ćwiczenia Wprowadzenie Przebieg ćwiczenia Graficzna realizacja algorytmu sekwencyjnego w edytorze grafów stanów maszynowych pakietu Quartus II Generowanie kodu VHLD na podstawie graficznego projektu algorytmu Weryfikacja symulacyjna działania realizowanego algorytmu Debugowanie i kontrola projektu FPGA w programie Quartus II Cel ćwiczenia Wprowadzenie Przebieg ćwiczenia Programowanie układu FPGA w pakiecie Quartus II Debugowanie układu FPGA Altera z użyciem narzędzia SignalTap II Logic Analyzer Konfigurowanie wyzwalania podstawowego Wyzwalanie wielopoziomowe Edycja zaawansowanych funkcji wyzwalania Debugowanie układu FPGA Altera z wykorzystaniem narzędzia In-System Memory Content Editor Funkcja Simulation Debug dla edytora przebiegów symulacyjnych w Quartus II Realizacja algorytmów sekwencyjnych z wykorzystaniem języka VHDL Cel ćwiczenia Wprowadzenie Składnia process i kodowanie działania układu Zmienne i sygnały... 49

3 Biblioteki, funkcje arytmetyczne i funkcje konwersji typów w VHDL Przebieg ćwiczenia Utworzenie projektu, ustawienie parametrów syntezy i kompilacji oraz utworzenie pliku edycji graficznej Realizacja przerzutnika typu D w języku VHDL Realizacja licznika (z komparacją) w języku VHDL Zmienne i sygnały Przykład problemów syntezy wyrażeń warunkowych Implementacja generatora PWM w układach cyfrowych Cel ćwiczenia Wprowadzenie Przebieg ćwiczenia Język opisu sprzętu VHDL. Sterowanie przekształtników energoelektronicznych DC-DC Wprowadzenie jednofazowy przekształtnik DC-DC Zadanie do wykonania Dwupulsowy przekształtnik DC-DC Zadanie do wykonania Język opisu sprzętu VHDL. Sterowanie impulsowego prostownika jednofazowego o podwyższonym współczynniku mocy Cel ćwiczenia Wprowadzenie jednofazowy prostownik o podwyższonym współczynniku mocy, podnoszący napięcie Układ regulacji przekształtnika Realizacja przekształtnika z zastosowaniem układu fpga Zadanie do wykonania Generowanie sygnałów sterujących dla falowników w układach FPGA Cel ćwiczenia Wprowadzenie Realizacja i weryfikacja regulatorów dyskretnych w układach FPGA Cel ćwiczenia Wprowadzenie System ciągły Systemy sterowania dyskretnego Próbkowanie sygnału i przekształcenie Z Dyskretyzacja członu całkującego i różniczkującego Cyfrowa realizacja struktury równoległej regulatora PID Cyfrowa realizacja struktury regulatora PID na podstawie dyskretyzacji równania przyrostu wyjścia regulatora Realizacja FPGA regulatora PID Przebieg ćwiczenia Wybór pola operacyjnego i formatu obliczeniowego

4 Realizacja zadawania sygnału wejściowego Projekt dyskretnego regulatora PI zrealizowanego w układzie FPGA Realizacja cyfrowego modelu obciążenia rl w układzie FPGA Analiza zamkniętego układu regulacji w układzie FPGA Podstawy sterowania z wykorzystaniem transformacji sygnałów z systemów trójfazowych do dwuwymiarowych układów współrzędnych αβ lub dq Cel ćwiczenia Wprowadzenie Transformacja wielkości fazowych do układu dwuwymiarowego Wektor opisany w nieruchomym układzie współrzędnych αβ Wektor opisany w wirujących układach współrzędnych (dq) Przebieg ćwiczenia Przygotowanie sygnałów testowych dla sprawdzenia poprawności przekształceń Wyliczenie przekształceń sygnałów Modulacja szerokości impulsów reprezentowanych w stacjonarnym układzie Współrzędnych αβ Cel ćwiczenia Wprowadzenie Przebieg ćwiczenia Zadanie do wykonania Realizacja modelu trójfazowego mostka tyrystorowego w układzie FPGA oraz badanie własności modelu Cel ćwiczenia Wprowadzenie model FPGA trójfazowego prostownika tyrystorowego Komutacja Przebieg ćwiczenia Sprzętowa realizacja analizy widmowej w układzie FPGA Cel ćwiczenia Wprowadzenie własności funkcji Walsha dla analizy widmowej Przebieg ćwiczenia Przygotowanie danych do analizy Realizacja generatora Walsha Wyliczenie współczynników Walsha sygnału Konwersja współczynników Walsha na współczynniki Fouriera

5 2.16. Implementacja modelu trójkomórkowego przekształtnika energoelektronicznego w układzie FPGA Cel ćwiczenia Wprowadzenie Model matematyczny układu przekształtnika wielokomórkowego DC DC Przebieg ćwiczenia Zadanie do wykonania Weryfikacja algorytmów FPGA dla zamkniętego układu regulacji jednofazowego falownika napięcia zaimplementowanego w systemie fotowoltaicznym dołączonym do sieci elektroenergetycznej Cel ćwiczenia Wprowadzenie Implementacja procesorów SOFT CORE w układzie FPGA Cel ćwiczenia Wprowadzenie Przebieg ćwiczenia Zadania do wykonania Podstawy programowania w języku C w środowisku NIOS II IDE (Integrated Development Environment) Cel ćwiczenia Wprowadzenie Przebieg ćwiczenia Zadania do wykonania Obsługa peryferiów procesora NIOS II Cel ćwiczenia Przebieg ćwiczenia Zadanie do wykonania Odczyt danych z magistrali układu FPGA Przerwanie wyzwalane zmianą stanu klawisza przykładowy program Przerwanie od timera Zadania do wykonania Dodatki Przypisanie pinów układu FPGA (typu EP2C35F672C6) do elementów zewnętrznych (assigment) Zakończenie Literatura