Projektowanie układów FPGA. Żródło*6+.

Save this PDF as:
Wielkość: px
Rozpocząć pokaz od strony:

Download "Projektowanie układów FPGA. Żródło*6+."

Transkrypt

1 Projektowanie układów FPGA Żródło*6+.

2 Programowalne układy logiczne W elektronice cyfrowej funkcjonują dwa trendy rozwoju: Specjalizowane układy scalone ASIC (ang. Application Specific Integrated Circuits) są to układy przeznaczone do określonych, ale bardzo wąskich zastosowao. Modyfikacja tego typu układów po wyprodukowaniu jest nie możliwa. Układy te są zoptymalizowane pod względem zajmowania powierzchni krzemu i szybkości.

3 Programowalne układy logiczne Programowalne układy logiczne PLD (ang. Programmable Logic Device) są to układy uniwersalne, które mogą zostad wykorzystane w szerokim spektrum aplikacji. Zbudowane są z programowalnych bloków elementów logicznych (kombinacyjnych i sekwencyjnych) oraz konfigurowalnych ścieżek umożliwiających łączenie bloków logiki. Funkcjonalnośd tych układów określana jest przez projektanta na drodze programowania połączeo pomiędzy blokami elementów logicznych [1].

4 Programowalne układy logiczne PLD cd. Do zapamiętania swojej konfiguracji układy PLD używają pamięci typu SRAM (ang. Static Access Random Memory), EEPROM (ang. Electrically- Erasable Programmable Read-Only Memory) lub układów bezpieczników konfigurowalnych jednorazowo [1].

5 Rodzaje programowalnych układów logicznych PLA (ang. programmable logic array) dwie kaskadowo połączone programowalne matryce bramek: AND i OR.

6 Rodzaje programowalnych układów logicznych PAL (ang. programmable array logic) - programowalna matryca bramek AND i nieprogramowalne bramki OR [1].

7 Rodzaje programowalnych układów logicznych Układy PAL są blokami funkcjonalnymi wykorzystywanymi w bardziej złożonych układach programowalnych takich jak FPGA. FPGA (ang. Field Programmable Gate Array) jest to technologia układów scalonych reprogramowalnych przez projektanta przy wykorzystaniu specjalizowanych narzędzi oraz języków opisu sprzętu (HDL), przypominających klasyczne języki programowania. dzięki możliwości wielokrotnego programowania układy te są współcześnie stosowane w procesie projektowania praktycznie we wszystkich gałęziach elektroniki *4+: Zastosowania: prototypowanie wielkoseryjnych układów ASIC urządzenia produkowane w krótkich seriach testowanie nowych technologii, algorytmów praca w systemach podlegających sprzętowej rekonfiguracji wszędzie tam, gdzie opłaca się zrównoleglenie operacji

8 Producenci Współzałożycielem firmy Xilinx i twórcą FPGA był fizyk Ross Freeman W 1985 r. firma Xilinx wyprodukowała pierwszy układ o architekturze FPGA określany wtedy jako LCA (Logic Cell Array), ale szybko wprowadzono nazwę FPGA. Układ oznaczono symbolem XC2064, składał się z 64 konfigurowalnych komórek logicznych, w których skład wchodziła 4-wejściowa tablica LUT (Look-up-Table) oraz przerzutnik D. Złożonośd układu odpowiada 600 bramkom przeliczeniowym. Najmniejszy układ z rodziny Spartan 3 XC3S50 ma 1728 komórek logicznyc CLB jego złożonośd odpowiada bramek przeliczeniowych. Największy układ z rodziny Spartan 3 XC3S5000 ma komórek logicznych CLB jego złożonośd odpowiada bramek przeliczeniowych.

9 Producenci Najnowsze układy FPGA firmy Xilinx: Rodzina Spartan 6 Rodzina Virtex-7 Kintex-7 Virtex Ultrascale 4.4 mln komórek logicznych Wykonane w technologii 20nm

10 Inni producenci Altera rodzina Stratix (high-end apps) Stratix III rodzina Cyclone (low-cost apps) Cyclone II Actel, Atmel, Quicklogic i innych...

11 FPGA - architektura Cechą charakterystyczną architektury FPGA jest duża liczba regularnie rozmieszczonych (w formie matrycy) konfigurowalnych komórek logicznych opartych na tablicach LUT (Look up Table), określanych generatorami funkcji Rys. 1. Schemat blokowy ilustrujący budowę układów FPGA oraz konfigurowalnego bloku logicznego.

12 FPGA - architektura Matrycowe rozmieszczenie komórek logicznych wymusza segmentowe połączenie między nimi. Rys.2 Przykładowa konfiguracja tablicy LUT *3+.

13 FPGA - architektura Produkowane przez firmę Xilinx układy FPGA z rodziny Spartan 3 charakteryzują się regularną budową, opartą na zespołach wielu identycznych bloków CLB (Configurable Logic Block). Bloki CLB są to konfigurowalne zespoły logiczne o bardzo dużej elastyczności można w nich zaimplementowad m.in. pamięci typu RAM i ROM oraz rejestry przesuwne. Budowa bloków CLB oparta jest na tablicach LUT (Look up Table). Układy Spartan 3 wyposażone są także w zespoły konfigurowalnych pamięci Block RAM, sprzętowe multipleksery, syntezery przebiegów zegarowych DCM (Digital Clock manager) oraz komórki I/O o nazwie IOB (Input-Output Block)

14 FPGA- architektura CLB - Configurable Logic Block W układach Spartan 3 jest od 1728 do bloków CLB. Każdy blok CLB jest zbudowany z 4 bloków logicznych nazwanych przez firmę Xilinx mianem slice [3]. Rys.3. Schemat ilustrujący budowę układów Spartan 3 [3].

15 FPGA- architektura CLB - Configurable Logic Block Blok CLB składa się z czterech slice ów ulokowanych w dwóch grupach o różnych możliwościach konfiguracyjnych i komunikacyjnych: SLICEM i SLICEL Rys.4 Rozmieszczenie slice ów w CLB [3].

16 FPGA- architektura CLB - Configurable Logic Block Każdy slice ma własny adres w obrębie CLB (X1Y0), który projektant może wykożystad wraz z numerem CLB w przypadku konieczności ręcznego rozmieszczania bloków funkcjonalnych w obrębie FPGA. Slice y pogrupowane są po dwa w kolumny, każda grupa wyposażona jest w szybkie linie propagacji sygnału przeniesienia, dzięki czemu są możliwe implementacje szybko działających bloków logicznych wykorzystujących kaskadowe przeniesienia (liczniki, sumatory)

17 FPGA architektura Budowa Slice a Rys. 7 Zasoby dostępne w CLB: a)slicem,b) SLICEL *3+. Każdy slice wyposażony jest : - w dwie konfigurowalne tablice LUT, na których wejścia są podawane 4 sygnały. Tablice te umożliwiają wykonanie dowolnej funkcji logicznej. Na wyjściu LUT ulokowany jest konfigurowalny przerzutnik. - multipleksery, których zadaniem jest konfiguracja ścieżek przesłu danych pomiędzy slice ami jak i elementami tworzącymi slice.

18 FPGA architektura Budowa Slice a W każdym CLB można zaimplementowad ROM o pojemności do 128 x 1 bitów, pamięd SRAM o pojemności 64 x 1 bitów. Rys.8 Budowa pojedynczego slice a *3+.

19 FPGA- architektura CLB - Configurable Logic Block Każdy CLB ma bezpośredni dostęp do 8 sąsiadujących CLB. Rys. 5. Połączenie CLB z sąsiadującymi CLB *3+. Wymiana danych pomiędzy CLB ulokowanymi w większej odległości odbywa się za pomocą dodatkowych zasobów połączeniowych.

20 - Linie długie- najszybsze trakty komunikacyjne w FPGA. - Linie 8 krotnerozprowadzają sygnały na mniejsze odległości zapewniając elastycznośd połączeniową. FPGA- architektura CLB - Configurable Logic Block - Linie podwójnezapewniają bezpośrednią komunikację pomiędzy pozostałymi CLB. Rys. 6 Zasoby połączeniowe zapewniające komunikację pomiędzy CLB rozmieszczonymi w większej odległości od siebie *3+.

21 Sprzęt do eksperymentów z układami Spartan 3 Płytka Spartan 3 z układem XC3S200 w obudowie VQFP100

22 Narzędzia projektowe Podczas przygotowywania projektu układu cyfrowego w FPGA należy wykonad następujące czynności, wykorzystując odpowiednie programy narzędziowe: przygotowad projekt układu za pomocą schematu lub opisu w którymś z języków HDL (Hardware Description Language), zweryfikowad poprawnośd opisu i przekształcid do postaci akceptowalnej przez program (kompilacja), wygenerowad i zminimalizowad równania logiczne, które są wynikową formą opisu cyfrowego możliwego do zrealizowania na bramkach logicznych, Zdekomponowad opis logiczny do postaci zawierającej składniki możliwe do zrealizowania w komórkach FPGA, Rozmieścid fragmenty projektu w blokach logicznych, Połączyd bloki logiczne, Zweryfikowad działanie projektu przez symulację opisu logicznego, Wygenerowad pliki wynikowe do konfigurowania FPGA, Zaprogramowad pamięd Flash konfiguratora odbywa się to za pomocą programatora ISP.

23 Narzędzia projektowe Firma Xilinx udostępnia na swojej stronie internetowej bezpłatny pakiet projektowy WebPack ISE, który jest zintegrowany z narzędziem umożliwiającym realiację projektów PLD. Narzędziem takim jest aplikacja Altium Desinger. Altium Designer jest zintegrowanym środowiskiem przeznaczonym do projektowania urządzeo elektronicznych, łączącym w jednej aplikacji wszystkie niezbędne do tego narzędzia : - edytor schematu i PCB, narzędzia analizy obwodu i integralności sygnałów, - narzędzia tworzenia projektów wbudowanych opartych na układach programowalnych FPGA. Specyfikacja projektu układu: - schemat - opis tekstowy - przebiegi czasowe Implementacj projektu Programowanie: - w programatorze - w systemie (JTAG) Weryfikacja projektu: - symulacja funkcjonalna, - symulacja czasowa

24 Implementacja sieci Petriego w układach FPGA przegląd literatury Lesław Gniewek Transformacja rozmytej interpretowanej sieci Petriego na schemat układu logicznego. (Politechnika Rzeszowska) Sieci Petriego działającej w logice dwuwartościowej, każdemu miejscu sieci przyporządkowuje się klasyczny przerzutnik JK, a każdej tranzycji bramkę AND. Zastępując klasyczne układy kombinacyjne i sekwencyjne na rozmyte można w sposób analogiczny rozmytą interpretowaną sied Petriego transformowad do schematu logicznego. Z. Hajduk w rozprawie doktorskiej Sprzętowa implementacja rozmytych sieci Petriego jako układów sterowania zaproponował zastąpienie rozmytych przerzutników JK przez rozmyte przerzutniki SR. Układ odpowiedzialny za aktywację tranzycji składa się z dwóch komparatorów i klasycznego przerzutnika SR [2].

25 Implementacja sieci Petriego w układach FPGA przegląd literatury Synchroniczny przerzutnik SR opisany jest równaniem: [2]. Układ aktywacji

26 Implementacja sieci Petriego w układach FPGA przegląd literatury Według proponowanej metody transformacji każdemu miejscu sieci należy przyporządkowad rozmyty przerzutnik SR i na jego wyjściu podłączyd układ aktywacji. Rys. Fragment sieci zawierające tranzycje bezwarunkowe *2+.

27 Implementacja sieci Petriego w układach FPGA przegląd literatury Ta forma transformacji umożliwia realizację : tranzycji warunkowych, tranzycje z dwoma miejscami wejściowymi miejsca p z kilkoma tranzycjami wejściowymi i wyjściowymi

28 Implementacja sieci Petriego w układach FPGA przegląd literatury Agnieszka Węgrzyn, Marek Węgrzyn Implementacja sieci Petriego w częściowo rekonfigurowanych układach FPGA. (Uniwersytet Zielonogórski) Artykuł przedstawia zastosowanie dekompozycji specyfikacji współbieżnej na sekwencyjne automaty składowe w celu ułatwienia procesu syntezy układu cyfrowego. W przypadku zamodelowania takiego układu siecią Petriego, problem dekompozycji sprowadza się do wyodrębnienia podsieci typu atomatowego, czyli podsieci zawierającej tylko jeden znacznik. Wszystkie otrzymane po dekompozycji komponenty są modelowane w językach opisu sprzętu np. Verilog a następnie implementowane w układzie FPGA *5+.

29 Przykładowa sied Petriego opisująca układ sterowania stanowiskiem do wiercenia

30 a) Zdekomponowana sied Petriego [5] Model SM sieci A

31 b) Zdekomponowane sieci B i C Model sieci SM B [5].

32 Model nadrzędny z instancjami trzech składowych SM sieci *5+.

33 Wynik syntezy (Xilinx FPGA XC3S250) Zaprezentowana w artykule metoda stanowi częśd akademickiego systemu CAD- PeNLogic, przeznaczonego do projektowania rekonfigurowalnych układów sterowania.

34 Podsumowanie Nowoczesne układy programowalne dostarczają nowych możliwości przy realizacji złożonych systemów cyfrowych. Częściowa rekonfiguracja układów FPGA umożliwia szybką zmianę funkcjonalności rozpatrywanego systemu cyfrowego poprzez wymianę danych konfiguracyjnych jedynie fragmentu układu.

35 Literatura 1. S. Acedaoski, M. Peczarski, Programowalne układy logiczne, Instytut Informatyki Uniwersytetu Warszawskiego. 2. L. Gniewek, Transformacja rozmytej interpretowanej sieci Petriego na schemat układu logicznego, Politechnika Rzeszowska, PAK vol. 56, nr 11/ J. Majewski, P, Zbysioski, Układy FPGA w przykładach, Wyd. BTC K. Pisaniec, Analiza błędów w układach FPGA z wykorzystaniem JTAG. 5. A. Węgrzyn, M. Węgrzyn, Implementacja sieci Petriego sterowania w częściowo rekonfigurowanych układach FPGA, Uniwersytet Zielonogórski, knws_

Ochrona własności intelektualnej projektów w układach FPGA poprzez szyfrowanie danych konfiguracyjnych

Ochrona własności intelektualnej projektów w układach FPGA poprzez szyfrowanie danych konfiguracyjnych Ochrona własności intelektualnej projektów w układach FPGA poprzez szyfrowanie danych konfiguracyjnych (Na przykładzie projektowania układów sterujacych) Grzegorz Łabiak i Marek Węgrzyn Instytut Informatyki

Bardziej szczegółowo

ZASTOSOWANIA UKŁADÓW FPGA W ALGORYTMACH WYLICZENIOWYCH APPLICATIONS OF FPGAS IN ENUMERATION ALGORITHMS

ZASTOSOWANIA UKŁADÓW FPGA W ALGORYTMACH WYLICZENIOWYCH APPLICATIONS OF FPGAS IN ENUMERATION ALGORITHMS inż. Michał HALEŃSKI Wojskowy Instytut Techniczny Uzbrojenia ZASTOSOWANIA UKŁADÓW FPGA W ALGORYTMACH WYLICZENIOWYCH Streszczenie: W artykule przedstawiono budowę oraz zasadę działania układów FPGA oraz

Bardziej szczegółowo

Programowalne Układy Logiczne. Wykład I dr inż. Paweł Russek

Programowalne Układy Logiczne. Wykład I dr inż. Paweł Russek Programowalne Układy Logiczne Wykład I dr inż. Paweł Russek Literatura www.actel.com www.altera.com www.xilinx.com www.latticesemi.com Field Programmable Gate Arrays J.V. Oldfield, R.C. Dorf Field Programable

Bardziej szczegółowo

ZL10PLD. Moduł dippld z układem XC3S200

ZL10PLD. Moduł dippld z układem XC3S200 ZL10PLD Moduł dippld z układem XC3S200 Moduły dippld opracowano z myślą o ułatwieniu powszechnego stosowania układów FPGA z rodziny Spartan 3 przez konstruktorów, którzy nie mogą lub nie chcą inwestować

Bardziej szczegółowo

Cyfrowe układy scalone

Cyfrowe układy scalone Cyfrowe układy scalone Ryszard J. Barczyński, 2010 2015 Politechnika Gdańska, Wydział FTiMS, Katedra Fizyki Ciała Stałego Materiały dydaktyczne do użytku wewnętrznego Cyfrowe układy scalone Układy cyfrowe

Bardziej szczegółowo

Język opisu sprzętu VHDL

Język opisu sprzętu VHDL Język opisu sprzętu VHDL dr inż. Adam Klimowicz Seminarium dydaktyczne Katedra Mediów Cyfrowych i Grafiki Komputerowej Informacje ogólne Język opisu sprzętu VHDL Przedmiot obieralny dla studentów studiów

Bardziej szczegółowo

PROGRAMMABLE DEVICES UKŁADY PROGRAMOWALNE

PROGRAMMABLE DEVICES UKŁADY PROGRAMOWALNE Paweł Bogumił BRYŁA IV rok Koło Naukowe Techniki Cyfrowej Dr inŝ. Wojciech Mysiński opiekun naukowy PROGRAMMABLE DEVICES UKŁADY PROGRAMOWALNE Keywords: PAL, PLA, PLD, CPLD, FPGA, programmable device, electronic

Bardziej szczegółowo

Elektronika i techniki mikroprocesorowe

Elektronika i techniki mikroprocesorowe Elektronika i techniki mikroprocesorowe Technika cyfrowa ZłoŜone one układy cyfrowe Katedra Energoelektroniki, Napędu Elektrycznego i Robotyki Wydział Elektryczny, ul. Krzywoustego 2 PLAN WYKŁADU idea

Bardziej szczegółowo

FPGA, CPLD, SPLD. Synteza systemów reprogramowalnych 1/27. dr inż. Mariusz Kapruziak mkapruziak@wi.ps.pl pok. 107, tel. 449 55 44

FPGA, CPLD, SPLD. Synteza systemów reprogramowalnych 1/27. dr inż. Mariusz Kapruziak mkapruziak@wi.ps.pl pok. 107, tel. 449 55 44 Synteza systemów reprogramowalnych /27 dr inż. Mariusz Kapruziak mkapruziak@wi.ps.pl pok. 07, tel. 449 55 44 FPGA, CPLD, SPLD 945 950 955 960 965 970 975 980 985 990 995 2000 0 D CLK update v cur Q Q 0

Bardziej szczegółowo

Cyfrowe układy scalone

Cyfrowe układy scalone Cyfrowe układy scalone Ryszard J. Barczyński, 2012 Politechnika Gdańska, Wydział FTiMS, Katedra Fizyki Ciała Stałego Materiały dydaktyczne do użytku wewnętrznego Publikacja współfinansowana ze środków

Bardziej szczegółowo

Układy FPGA w przykładach, część 2

Układy FPGA w przykładach, część 2 Układy FPGA w przykładach, część 2 W drugiej części artykułu zajmiemy się omówieniem wyposażenia (po mikrokontrolerowemu : peryferiów) układów FPGA z rodziny Spartan 3, co ułatwi ich wykorzystywanie w

Bardziej szczegółowo

Programowalne scalone układy cyfrowe PLD, CPLD oraz FPGA

Programowalne scalone układy cyfrowe PLD, CPLD oraz FPGA Programowalne scalone układy cyfrowe PLD, CPLD oraz FPGA Ogromną rolę w technice cyfrowej spełniają układy programowalne, często określane nazwą programowalnych modułów logicznych lub krótko hasłem FPLD

Bardziej szczegółowo

METODY ZINTEGROWANEGO PROJEKTOWANIA SPRZĘTU I OPROGRAMOWANIA Z WYKORZYSTANIEM NOWOCZESNYCH UKŁADÓW PROGRAMOWALNYCH

METODY ZINTEGROWANEGO PROJEKTOWANIA SPRZĘTU I OPROGRAMOWANIA Z WYKORZYSTANIEM NOWOCZESNYCH UKŁADÓW PROGRAMOWALNYCH METODY ZINTEGROWANEGO PROJEKTOWANIA SPRZĘTU I OPROGRAMOWANIA Z WYKORZYSTANIEM NOWOCZESNYCH UKŁADÓW PROGRAMOWALNYCH Arkadiusz Bukowiec mgr inż. Agnieszka Węgrzyn Instytut Informatyki i Elektroniki, Uniwersytet

Bardziej szczegółowo

Kierunek Inżynieria Akustyczna, V rok Programowalne Układy Cyfrowe. Platforma sprzętowa. Rajda & Kasperek 2014 Katedra Elektroniki AGH 1

Kierunek Inżynieria Akustyczna, V rok Programowalne Układy Cyfrowe. Platforma sprzętowa. Rajda & Kasperek 2014 Katedra Elektroniki AGH 1 Kierunek Inżynieria Akustyczna, V rok Programowalne Układy Cyfrowe Platforma sprzętowa Rajda & Kasperek 2014 Katedra Elektroniki AGH 1 Program wykładu Architektura układów FPGA Rodzina Xilinx Spartan-6

Bardziej szczegółowo

Elementy cyfrowe i układy logiczne

Elementy cyfrowe i układy logiczne Elementy cyfrowe i układy logiczne Wykład 5 Legenda Procedura projektowania Podział układów VLSI 2 1 Procedura projektowania Specyfikacja Napisz, jeśli jeszcze nie istnieje, specyfikację układu. Opracowanie

Bardziej szczegółowo

Programowanie Układów Logicznych kod kursu: ETD6203 W dr inż. Daniel Kopiec. Pamięć w układach programowalnych

Programowanie Układów Logicznych kod kursu: ETD6203 W dr inż. Daniel Kopiec. Pamięć w układach programowalnych Programowanie Układów Logicznych kod kursu: ETD623 Pamięć w układach programowalnych W6 6.4.26 dr inż. Daniel Kopiec Plan wykładu Pamięć w układach programowalnych Zasada działania, podział pamięci Miara

Bardziej szczegółowo

Programowalne Układy Cyfrowe Laboratorium

Programowalne Układy Cyfrowe Laboratorium Zdjęcie opracowanej na potrzeby prowadzenia laboratorium płytki przedstawiono na Rys.1. i oznaczono na nim najważniejsze elementy: 1) Zasilacz i programator. 2) Układ logiki programowalnej firmy XILINX

Bardziej szczegółowo

Katedra Mikroelektroniki i Technik Informatycznych

Katedra Mikroelektroniki i Technik Informatycznych Katedra Mikroelektroniki i Technik Informatycznych Bloki obieralne na kierunku Mechatronika rok akademicki 2013/2014 ul. Wólczańska 221/223, budynek B18 www.dmcs.p.lodz.pl Nowa siedziba Katedry 2005 2006

Bardziej szczegółowo

Opis przedmiotu zamówienia CZĘŚĆ 1

Opis przedmiotu zamówienia CZĘŚĆ 1 Opis przedmiotu zamówienia CZĘŚĆ 1 Stanowiska do badań algorytmów sterowania interfejsów energoelektronicznych zasobników energii bazujących na układach programowalnych FPGA. Stanowiska laboratoryjne mają

Bardziej szczegółowo

Technika Cyfrowa 2 wykład 1: programowalne struktury logiczne - wprowadzenie

Technika Cyfrowa 2 wykład 1: programowalne struktury logiczne - wprowadzenie Technika Cyfrowa 2 wykład 1: programowalne struktury logiczne - wprowadzenie Dr inż. Jacek Mazurkiewicz Katedra Informatyki Technicznej e-mail: Jacek.Mazurkiewicz@pwr.edu.pl Sprawy formalne konsultacje,

Bardziej szczegółowo

Układy programowalne. Wykład z ptc część 5

Układy programowalne. Wykład z ptc część 5 Układy programowalne Wykład z ptc część 5 Pamięci ROM Pamięci stałe typu ROM (Read only memory) umożliwiają jedynie odczytanie informacji zawartej w strukturze pamięci. Działanie: Y= X j *cs gdzie j=linia(a).

Bardziej szczegółowo

Układy programowalne

Układy programowalne Układy programowalne SPLD, CPLD, FPGA Podział układów programowalnych Procesory strukturalne Procesor Procesory proceduralne ASIC/ASSP PLD mikroprocesor mikrokontroler SPLD CPLD FPGA PROM, PLE, PLA, PAL,

Bardziej szczegółowo

Systemy wbudowane. Układy programowalne

Systemy wbudowane. Układy programowalne Systemy wbudowane Układy programowalne Układy ASIC Application Specific Integrated Circuits Podstawowy rozdział cyfrowych układów scalonych: Wielkie standardy: standardowe, uniwersalne elementy o strukturze

Bardziej szczegółowo

Układy FPGA. Programowalne Układy Cyfrowe dr inż. Paweł Russek

Układy FPGA. Programowalne Układy Cyfrowe dr inż. Paweł Russek Układy FPGA Programowalne Układy Cyfrowe dr inż. Paweł Russek Program wykładu Geneza Technologia Struktura Funktory logiczne, sieć połączeń, bloki we/wy Współczesne układy FPGA Porównanie z ASIC Literatura

Bardziej szczegółowo

Cyfrowe układy scalone

Cyfrowe układy scalone Ryszard J. Barczyński, 2 25 Politechnika Gdańska, Wydział FTiMS, Katedra Fizyki Ciała Stałego Materiały dydaktyczne do użytku wewnętrznego Układy cyfrowe stosowane są do przetwarzania informacji zakodowanej

Bardziej szczegółowo

Systemy na Chipie. Robert Czerwiński

Systemy na Chipie. Robert Czerwiński Systemy na Chipie Robert Czerwiński Cel kursu Celem kursu jest zapoznanie słuchaczy ze współczesnymi metodami projektowania cyfrowych układów specjalizowanych, ze szczególnym uwzględnieniem układów logiki

Bardziej szczegółowo

Lista zadań nr 5. Ścieżka projektowa Realizacja każdego z zadań odbywać się będzie zgodnie z poniższą ścieżką projektową (rys.

Lista zadań nr 5. Ścieżka projektowa Realizacja każdego z zadań odbywać się będzie zgodnie z poniższą ścieżką projektową (rys. Sterowanie procesami dyskretnymi laboratorium dr inż. Grzegorz Bazydło G.Bazydlo@iee.uz.zgora.pl, staff.uz.zgora.pl/gbazydlo Lista zadań nr 5 Zagadnienia stosowanie skończonych automatów stanów (ang. Finite

Bardziej szczegółowo

Elektronika cyfrowa i mikroprocesory. Dr inż. Aleksander Cianciara

Elektronika cyfrowa i mikroprocesory. Dr inż. Aleksander Cianciara Elektronika cyfrowa i mikroprocesory Dr inż. Aleksander Cianciara Sprawy organizacyjne Warunki zaliczenia Lista obecności Kolokwium końcowe Ocena końcowa Konsultacje Poniedziałek 6:-7: Kontakt Budynek

Bardziej szczegółowo

Programowalne Układy Logiczne Konfiguracja/Rekonfiguracja

Programowalne Układy Logiczne Konfiguracja/Rekonfiguracja Programowalne Układy Logiczne Konfiguracja/Rekonfiguracja dr inż. Paweł Russek Program wykładu Metody konfigurowania PLD Zaawansowane metody konfigurowania FPGA Rekonfigurowalne systemy obliczeniowe Pamięć

Bardziej szczegółowo

Wykorzystanie standardu JTAG do programowania i debugowania układów logicznych

Wykorzystanie standardu JTAG do programowania i debugowania układów logicznych Politechnika Śląska w Gliwicach Wydział Automatyki Elektroniki i Informatyki Wykorzystanie standardu JTAG do programowania i debugowania układów logicznych Promotor dr inż. Jacek Loska Wojciech Klimeczko

Bardziej szczegółowo

Bramki logiczne Podstawowe składniki wszystkich układów logicznych

Bramki logiczne Podstawowe składniki wszystkich układów logicznych Układy logiczne Bramki logiczne A B A B AND NAND A B A B OR NOR A NOT A B A B XOR NXOR A NOT A B AND NAND A B OR NOR A B XOR NXOR Podstawowe składniki wszystkich układów logicznych 2 Podstawowe tożsamości

Bardziej szczegółowo

Ukªady Kombinacyjne - cz ± I

Ukªady Kombinacyjne - cz ± I Ukªady Kombinacyjne - cz ± I Sebastian Kurczyk sebastian.kurczyk@polsl.pl Piotr Krauze piotr.krauze@polsl.pl 13 kwietnia 2013 Streszczenie Celem niniejszego laboratorium jest zapoznanie studentów z metodami

Bardziej szczegółowo

Opis przedmiotu zamówienia

Opis przedmiotu zamówienia Opis przedmiotu zamówienia Stanowiska do badań algorytmów sterowania interfejsów energoelektronicznych zasobników energii bazujących na układach programowalnych FPGA. Stanowiska laboratoryjne mają służyć

Bardziej szczegółowo

Lista zadań nr 1. Zagadnienia stosowanie sieci Petriego (ang. Petri net) jako narzędzia do modelowania algorytmów sterowania procesami

Lista zadań nr 1. Zagadnienia stosowanie sieci Petriego (ang. Petri net) jako narzędzia do modelowania algorytmów sterowania procesami Warsztaty Koła Naukowego SMART dr inż. Grzegorz Bazydło G.Bazydlo@iee.uz.zgora.pl, staff.uz.zgora.pl/gbazydlo Lista zadań nr 1 Zagadnienia stosowanie sieci Petriego (ang. Petri net) jako narzędzia do modelowania

Bardziej szczegółowo

Sterowniki Programowalne (SP)

Sterowniki Programowalne (SP) Sterowniki Programowalne (SP) Wybrane aspekty procesu tworzenia oprogramowania dla sterownika PLC Podstawy języka funkcjonalnych schematów blokowych (FBD) Politechnika Gdańska Wydział Elektrotechniki i

Bardziej szczegółowo

Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki. ĆWICZENIE Nr 8 (3h) Implementacja pamięci ROM w FPGA

Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki. ĆWICZENIE Nr 8 (3h) Implementacja pamięci ROM w FPGA Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 8 (3h) Implementacja pamięci ROM w FPGA Instrukcja pomocnicza do laboratorium z przedmiotu Programowalne Struktury

Bardziej szczegółowo

napięcie-częstotliwość

napięcie-częstotliwość Przetwornik napięcie-częstotliwość Czytnik TLD Fizyka Medyczna, studia II stopnia, Dozymetria i elektronika w medycynie 1 Czytnik TLD RA 94 2 Czytnik TLD RA 94 FOT PIF ZWN PLT PTW Fotopowielacz Przetwornik

Bardziej szczegółowo

Układy programowalne. Wykład z ptc część 5

Układy programowalne. Wykład z ptc część 5 Układy programowalne Wykład z ptc część 5 Pamięci ROM Pamięci stałe typu ROM (Read only memory) umożliwiają jedynie odczytanie informacji zawartej w strukturze pamięci. Działanie: Y= X j *cs gdzie j=linia_pamięci(a).

Bardziej szczegółowo

PROJEKTOWANIE UKŁADÓW MIKROPROGRAMOWANYCH Z WYKORZYSTANIEM WBUDOWANYCH BLOKÓW PAMIĘCI W MATRYCACH PROGRAMOWALNYCH

PROJEKTOWANIE UKŁADÓW MIKROPROGRAMOWANYCH Z WYKORZYSTANIEM WBUDOWANYCH BLOKÓW PAMIĘCI W MATRYCACH PROGRAMOWALNYCH II Konferencja Naukowa KNWS'05 "Informatyka- sztuka czy rzemios o" 5-8 czerwca 005, Z otniki Luba skie PROJEKTOWANIE UKŁADÓW MIKROPROGRAMOWANYCH Z WYKORZYSTANIEM WBUDOWANYCH BLOKÓW PAMIĘCI W MATRYCACH

Bardziej szczegółowo

Opracował: Jan Front

Opracował: Jan Front Opracował: Jan Front Sterownik PLC PLC (Programowalny Sterownik Logiczny) (ang. Programmable Logic Controller) mikroprocesorowe urządzenie sterujące układami automatyki. PLC wykonuje w sposób cykliczny

Bardziej szczegółowo

Realizacja bezpiecznego programowalnego sterownika logicznego z wykorzystaniem języków HDL

Realizacja bezpiecznego programowalnego sterownika logicznego z wykorzystaniem języków HDL Realizacja bezpiecznego programowalnego sterownika logicznego z wykorzystaniem języków HDL Arkadiusz Bukowiec 1 Radosław Gąsiorek 2 Agnieszka Węgrzyn 3 Prezentowany referat przedstawia ogólną koncepcję

Bardziej szczegółowo

Rok akademicki: 2013/2014 Kod: JIS s Punkty ECTS: 5. Poziom studiów: Studia I stopnia Forma i tryb studiów: -

Rok akademicki: 2013/2014 Kod: JIS s Punkty ECTS: 5. Poziom studiów: Studia I stopnia Forma i tryb studiów: - Nazwa modułu: Języki opisu sprzętu Rok akademicki: 2013/2014 Kod: JIS-1-015-s Punkty ECTS: 5 Wydział: Fizyki i Informatyki Stosowanej Kierunek: Informatyka Stosowana Specjalność: - Poziom studiów: Studia

Bardziej szczegółowo

PROGRAMOWALNE STEROWNIKI LOGICZNE

PROGRAMOWALNE STEROWNIKI LOGICZNE PROGRAMOWALNE STEROWNIKI LOGICZNE I. Wprowadzenie Klasyczna synteza kombinacyjnych i sekwencyjnych układów sterowania stosowana do automatyzacji dyskretnych procesów produkcyjnych polega na zaprojektowaniu

Bardziej szczegółowo

Programowalna matryca logiczna

Programowalna matryca logiczna Programowalna matryca logiczna 1. Wprowadzenie We współczesnej elektronice cyfrowej obecne są dwa trendy rozwoju [1]: Specjalizowane układy scalone ASIC (ang. Application Specific Integrated Circuits)

Bardziej szczegółowo

Wielokontekstowy sterownik programowalny przyszłości wykorzystujący układy programowalne psoc

Wielokontekstowy sterownik programowalny przyszłości wykorzystujący układy programowalne psoc Wielokontekstowy sterownik programowalny przyszłości wykorzystujący układy programowalne psoc Dariusz Kania* Celem artykułu jest przedstawienie koncepcji działania wielokontekstowego sterownika przemysłowego

Bardziej szczegółowo

Temat: Pamięci. Programowalne struktury logiczne.

Temat: Pamięci. Programowalne struktury logiczne. Temat: Pamięci. Programowalne struktury logiczne. 1. Pamięci są układami służącymi do przechowywania informacji w postaci ciągu słów bitowych. Wykonuje się jako układy o bardzo dużym stopniu scalenia w

Bardziej szczegółowo

Automatyzacja procesu implementacji układów cyfrowych w technologii prądowych układów FPGA

Automatyzacja procesu implementacji układów cyfrowych w technologii prądowych układów FPGA Przemysław Sołtan Oleg Maslennikow Wydział Elektroniki Politechnika Koszalińska ul. Partyzantów 17, 75-411 Koszalin Robert Berezowski Magdalena Rajewska Automatyzacja procesu implementacji układów cyfrowych

Bardziej szczegółowo

JĘZYKI PROGRAMOWANIA STEROWNIKÓW

JĘZYKI PROGRAMOWANIA STEROWNIKÓW JĘZYKI PROGRAMOWANIA STEROWNIKÓW dr inż. Wiesław Madej Wstęp Języki programowania sterowników 15 h wykład 15 h dwiczenia Konsultacje: - pokój 325A - środa 11 14 - piątek 11-14 Literatura Tadeusz Legierski,

Bardziej szczegółowo

ZL11PRG v.2. Uniwersalny programator ISP. Odpowiednik: Byte Blaster II DLC5 Programmer AT89ISP STK-200 Lattice ISP ARM Wiggler

ZL11PRG v.2. Uniwersalny programator ISP. Odpowiednik: Byte Blaster II DLC5 Programmer AT89ISP STK-200 Lattice ISP ARM Wiggler ZL11PRG v.2 Uniwersalny programator ISP Odpowiednik: Byte Blaster II DLC5 Programmer AT89ISP STK-200 Lattice ISP ARM Wiggler Nowoczesna konstrukcja czyni z programatora ZL11PRG v.2 urządzenie niezwykle

Bardziej szczegółowo

Bezpieczeństwo informacji oparte o kryptografię kwantową

Bezpieczeństwo informacji oparte o kryptografię kwantową WYŻSZA SZKOŁA BIZNESU W DĄBROWIE GÓRNICZEJ WYDZIAŁ ZARZĄDZANIA INFORMATYKI I NAUK SPOŁECZNYCH Instrukcja do laboratorium z przedmiotu: Bezpieczeństwo informacji oparte o kryptografię kwantową Instrukcja

Bardziej szczegółowo

Architektura komputerów

Architektura komputerów Wykład jest przygotowany dla IV semestru kierunku Elektronika i Telekomunikacja. Studia I stopnia Dr inż. Małgorzata Langer Architektura komputerów Prezentacja multimedialna współfinansowana przez Unię

Bardziej szczegółowo

Programowanie sterowników przemysłowych / Jerzy Kasprzyk. wyd. 2 1 dodr. (PWN). Warszawa, Spis treści

Programowanie sterowników przemysłowych / Jerzy Kasprzyk. wyd. 2 1 dodr. (PWN). Warszawa, Spis treści Programowanie sterowników przemysłowych / Jerzy Kasprzyk. wyd. 2 1 dodr. (PWN). Warszawa, 2017 Spis treści Przedmowa 11 ROZDZIAŁ 1 Wstęp 13 1.1. Rys historyczny 14 1.2. Norma IEC 61131 19 1.2.1. Cele i

Bardziej szczegółowo

Podstawy techniki cyfrowej i mikroprocesorowej - opis przedmiotu

Podstawy techniki cyfrowej i mikroprocesorowej - opis przedmiotu Podstawy techniki cyfrowej i mikroprocesorowej - opis przedmiotu Informacje ogólne Nazwa przedmiotu Podstawy techniki cyfrowej i mikroprocesorowej Kod przedmiotu 06.5-WE-AiRP-PTCiM Wydział Kierunek Wydział

Bardziej szczegółowo

To nie huragan, to Cyclone II!

To nie huragan, to Cyclone II! To nie huragan, to Cyclone II! Współczesne układy FPGA oferują konstruktorom zasoby z jakich korzystać jeszcze kilka lat temu mogli tylko nieliczni. Sytuację współczesnych konstruktorów dodatkowo upraszczają

Bardziej szczegółowo

Układy sekwencyjne. 1. Czas trwania: 6h

Układy sekwencyjne. 1. Czas trwania: 6h Instytut Fizyki oświadczalnej UG Układy sekwencyjne 1. Czas trwania: 6h 2. Cele ćwiczenia Poznanie zasad działania podstawowych typów przerzutników: RS, -latch,, T, JK-MS. Poznanie zasad działania rejestrów

Bardziej szczegółowo

Systemy wbudowane. Paweł Pełczyński ppelczynski@swspiz.pl

Systemy wbudowane. Paweł Pełczyński ppelczynski@swspiz.pl Systemy wbudowane Paweł Pełczyński ppelczynski@swspiz.pl 1 Program przedmiotu Wprowadzenie definicja, zastosowania, projektowanie systemów wbudowanych Mikrokontrolery AVR Programowanie mikrokontrolerów

Bardziej szczegółowo

ZL6PLD zestaw uruchomieniowy dla układów FPGA z rodziny Spartan 3 firmy Xilinx

ZL6PLD zestaw uruchomieniowy dla układów FPGA z rodziny Spartan 3 firmy Xilinx ZL6PLD Zestaw uruchomieniowy dla układów FPGA z rodziny Spartan 3 firmy Xilinx 1 ZL6PLD jest zestawem uruchomieniowym dla układów FPGA z rodziny Spartan 3 firmy Xilinx. Oprócz układu PLD o dużych zasobach

Bardziej szczegółowo

Cyfrowe układy scalone c.d. funkcje

Cyfrowe układy scalone c.d. funkcje Cyfrowe układy scalone c.d. funkcje Ryszard J. Barczyński, 206 Politechnika Gdańska, Wydział FTiMS, Katedra Fizyki Ciała Stałego Materiały dydaktyczne do użytku wewnętrznego Kombinacyjne układy cyfrowe

Bardziej szczegółowo

PROJEKTOWANIE UKŁADÓW VLSI

PROJEKTOWANIE UKŁADÓW VLSI prof. dr hab. inż. Andrzej Kos Tel. 34.35, email: kos@uci.agh.edu.pl Pawilon C3, pokój 505 PROJEKTOWANIE UKŁADÓW VLSI Forma zaliczenia: egzamin Układy VLSI wczoraj i dzisiaj Pierwszy układ scalony -

Bardziej szczegółowo

Wygląd okna aplikacji Project Navigator.

Wygląd okna aplikacji Project Navigator. Laboratorium przedmiotu Podstawy Techniki Cyfrowej ćw.1: Układy kombinacyjne Wprowadzenie: Wszelkie realizacje układowe projektów w ramach laboratorium z przedmiotu Podstawy Techniki Cyfrowej będą tworzone

Bardziej szczegółowo

REALIZACJA KONTROLERÓW

REALIZACJA KONTROLERÓW Uniwersytet Zielonogórski Wydział Elektrotechniki, Informatyki i Telekomunikacji PRACA MAGISTERSKA REALIZACJA KONTROLERÓW O PODWYŻSZONYM STOPNIU BEZPIECZEŃSTWA W FPGA O ARCHITEKTURZE Z WBUDOWANYMI PROCESORAMI

Bardziej szczegółowo

Cyfrowe Elementy Automatyki. Bramki logiczne, przerzutniki, liczniki, sterowanie wyświetlaczem

Cyfrowe Elementy Automatyki. Bramki logiczne, przerzutniki, liczniki, sterowanie wyświetlaczem Cyfrowe Elementy Automatyki Bramki logiczne, przerzutniki, liczniki, sterowanie wyświetlaczem Układy cyfrowe W układach cyfrowych sygnały napięciowe (lub prądowe) przyjmują tylko określoną liczbę poziomów,

Bardziej szczegółowo

Programowalne układy logiczne

Programowalne układy logiczne Programowalne układy logiczne Wstęp Szymon Acedański Marcin Peczarski Instytut Informatyki Uniwersytetu Warszawskiego 12 października 2015 Co to jest programowalny układ logiczny? PLD (ang. programmable

Bardziej szczegółowo

Wprowadzenie. Wprowadzenie

Wprowadzenie. Wprowadzenie 5 PicoBlaze udostępniany przez firmę Xilinx jest procesorem, którego opis w językach HDL (ang. Hardware Description Language język opisu sprzętu) opracował Ken Chapman, inżynier tej firmy. Jest to bardzo

Bardziej szczegółowo

PROTOTYPOWANIE UKŁADÓW ELEKTRONICZNYCH Programowalne układy logiczne FPGA Maciej Rosół, Katedra Automatyki AGH, e-mail: mr@ia.agh.edu.

PROTOTYPOWANIE UKŁADÓW ELEKTRONICZNYCH Programowalne układy logiczne FPGA Maciej Rosół, Katedra Automatyki AGH, e-mail: mr@ia.agh.edu. DATA: Ćwiczenie nr 4 PROTOTYPOWANIE UKŁADÓW ELEKTRONICZNYCH Programowalne układy logiczne FPGA Maciej Rosół, Katedra Automatyki AGH, e-mail: mr@ia.agh.edu.pl 1. Cel ćwiczenia Celem ćwiczenia jest zapoznanie

Bardziej szczegółowo

MODEL KOMÓRKI UKŁADU FPGA ZBUDOWANEGO W OPARCIU O BRAMKI PRĄDOWE

MODEL KOMÓRKI UKŁADU FPGA ZBUDOWANEGO W OPARCIU O BRAMKI PRĄDOWE MODEL KOMÓRKI UKŁADU FPGA ZBUDOWANEGO W OPARCIU O BRAMKI PRĄDOWE Oeg Maslennikow, Robert Berezowski, Przemysław Sołtan Politechnika Koszalińska, Wydział Elektroniki, ul. Partyzantów 17, 75-411 Koszalin

Bardziej szczegółowo

PRZERZUTNIKI: 1. Należą do grupy bloków sekwencyjnych, 2. podstawowe układy pamiętające

PRZERZUTNIKI: 1. Należą do grupy bloków sekwencyjnych, 2. podstawowe układy pamiętające PRZERZUTNIKI: 1. Należą do grupy bloków sekwencyjnych, 2. podstawowe układy pamiętające Zapamiętywanie wartości wybranych zmiennych binarnych, jak również sekwencji tych wartości odbywa się w układach

Bardziej szczegółowo

Literatura. adów w cyfrowych. Projektowanie układ. Technika cyfrowa. Technika cyfrowa. Bramki logiczne i przerzutniki.

Literatura. adów w cyfrowych. Projektowanie układ. Technika cyfrowa. Technika cyfrowa. Bramki logiczne i przerzutniki. Literatura 1. D. Gajski, Principles of Digital Design, Prentice- Hall, 1997 2. C. Zieliński, Podstawy projektowania układów cyfrowych, PWN, Warszawa 2003 3. G. de Micheli, Synteza i optymalizacja układów

Bardziej szczegółowo

Wydział Elektryczny. Katedra Automatyki i Elektroniki. Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: PROGRAMOWALNE STRUKTURY LOGICZNE

Wydział Elektryczny. Katedra Automatyki i Elektroniki. Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: PROGRAMOWALNE STRUKTURY LOGICZNE Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: PROGRAMOWALNE STRUKTURY LOGICZNE ES1C420 300 Ćwiczenie Nr 1 SYSTEM CAD

Bardziej szczegółowo

Współczesne techniki informacyjne

Współczesne techniki informacyjne Współczesne techniki informacyjne są multimedialne, można oczekiwać, że po cywilizacji pisma (i druku) nastąpi etap cywilizacji obrazowej czyli coraz większa jest potrzeba gromadzenia i przysyłania wielkiej

Bardziej szczegółowo

Elektrotechnika II Stopień (I stopień / II stopień) Ogólno akademicki (ogólno akademicki / praktyczny)

Elektrotechnika II Stopień (I stopień / II stopień) Ogólno akademicki (ogólno akademicki / praktyczny) Załącznik nr 7 do Zarządzenia Rektora nr 10/12 z dnia 21 lutego 2012r. KARTA MODUŁU / KARTA PRZEDMIOTU Kod modułu Nazwa modułu Nazwa modułu w języku angielskim Obowiązuje od roku akademickiego 2012/2013

Bardziej szczegółowo

1.Wprowadzenie do projektowania układów sekwencyjnych synchronicznych

1.Wprowadzenie do projektowania układów sekwencyjnych synchronicznych .Wprowadzenie do projektowania układów sekwencyjnych synchronicznych.. Przerzutniki synchroniczne Istota działania przerzutników synchronicznych polega na tym, że zmiana stanu wewnętrznego powinna nastąpić

Bardziej szczegółowo

Mechatronika i inteligentne systemy produkcyjne. Modelowanie systemów mechatronicznych Platformy przetwarzania danych

Mechatronika i inteligentne systemy produkcyjne. Modelowanie systemów mechatronicznych Platformy przetwarzania danych Mechatronika i inteligentne systemy produkcyjne Modelowanie systemów mechatronicznych Platformy przetwarzania danych 1 Sterowanie procesem oparte na jego modelu u 1 (t) System rzeczywisty x(t) y(t) Tworzenie

Bardziej szczegółowo

Podstawy techniki cyfrowej

Podstawy techniki cyfrowej Podstawy techniki cyfrowej Wykład 1: Wstęp Dr hab. inż. Marek Mika Państwowa Wyższa Szkoła Zawodowa im. Jana Amosa Komeńskiego W Lesznie Plan Informacje o przedmiocie Wprowadzenie Podstawy matematyczne:

Bardziej szczegółowo

System on Chip na miarę S P R Z Ę T

System on Chip na miarę S P R Z Ę T µpsd3400 8052 na miarę System on Chip Mikrokontrolery z rodziny µpsd3000, produkowane przez STMicroelectronics, otwierają przed konstruktorami szansę spotkania się oko w oko z nowoczesną techniką projektowania,

Bardziej szczegółowo

Bezpieczeństwo informacji oparte o kryptografię kwantową

Bezpieczeństwo informacji oparte o kryptografię kwantową WYŻSZA SZKOŁA BIZNESU W DĄBROWIE GÓRNICZEJ WYDZIAŁ ZARZĄDZANIA INFORMATYKI I NAUK SPOŁECZNYCH Instrukcja do laboratorium z przedmiotu: Bezpieczeństwo informacji oparte o kryptografię kwantową Instrukcja

Bardziej szczegółowo

Układy logiczne układy cyfrowe

Układy logiczne układy cyfrowe Układy logiczne układy cyfrowe Jak projektować układy cyfrowe (systemy cyfrowe) Układy arytmetyki rozproszonej filtrów cyfrowych Układy kryptograficzne X Selektor ROM ROM AND Specjalizowane układy cyfrowe

Bardziej szczegółowo

Układy reprogramowalne i SoC Implementacja w układach FPGA

Układy reprogramowalne i SoC Implementacja w układach FPGA Układy reprogramowalne i SoC Implementacja w układach FPGA Prezentacja jest współfinansowana przez Unię Europejską w ramach Europejskiego Funduszu Społecznego w projekcie pt. Innowacyjna dydaktyka bez

Bardziej szczegółowo

mgr inż. Maciej Rudek opracował: dr inż. Daniel Kopiec

mgr inż. Maciej Rudek opracował: dr inż. Daniel Kopiec Programowanie Układów Logicznych kod kursu: ETD623 Pamięć w układach programowalnych W6 4.4.28 mgr inż. Maciej Rudek opracował: dr inż. Daniel Kopiec Plan wykładu Powtórka wiadomości Pamięć w układach

Bardziej szczegółowo

Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki

Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 3 (4h) Konwersja i wyświetlania informacji binarnej w VHDL Instrukcja do zajęć laboratoryjnych z przedmiotu Synteza

Bardziej szczegółowo

THE HARDWARE IMPLMENTATION OF THE PS/2 PROTOCOL ON SPARTAN 3 FPGA DEVICE IMPLEMENTACJA SPRZĘTOWA PROTOKOŁU PS/2 W UKLADZIE FPGA SPARTAN 3

THE HARDWARE IMPLMENTATION OF THE PS/2 PROTOCOL ON SPARTAN 3 FPGA DEVICE IMPLEMENTACJA SPRZĘTOWA PROTOKOŁU PS/2 W UKLADZIE FPGA SPARTAN 3 Szymon Kozień IV rok Koło Naukowe Techniki Cyfrowej Dr inż. Wojciech Mysiński opiekun naukowy THE HARDWARE IMPLMTATION OF THE PS/ PROTOCOL ON SPARTAN FPGA DEVICE IMPLEMTACJA SPRZĘTOWA PROTOKOŁU PS/ W UKLADZIE

Bardziej szczegółowo

Programowalne układy logiczne Wydziałowy Zakład Nanometrologii SEMESTR LETNI

Programowalne układy logiczne Wydziałowy Zakład Nanometrologii SEMESTR LETNI Programowalne układy logiczne Wydziałowy Zakład Nanometrologii SEMESTR LETNI Pierwszy projekt w środowisku ISE Design Suite Xilinx 1. Zapoznanie ze środowiskiem Xilinx ISE Design oraz językiem opisu sprzętu

Bardziej szczegółowo

Spis treści 1. Wstęp 2. Ćwiczenia laboratoryjne LPM

Spis treści 1. Wstęp 2. Ćwiczenia laboratoryjne LPM Spis treści 1. Wstęp... 9 2. Ćwiczenia laboratoryjne... 12 2.1. Środowisko projektowania Quartus II dla układów FPGA Altera... 12 2.1.1. Cel ćwiczenia... 12 2.1.2. Wprowadzenie... 12 2.1.3. Przebieg ćwiczenia...

Bardziej szczegółowo

Weryfikacja logiczna projektów VHDL realizowanych w reprogramowalnych układach FPGA pracujących w trybie prądowym

Weryfikacja logiczna projektów VHDL realizowanych w reprogramowalnych układach FPGA pracujących w trybie prądowym Przemysław Sołtan Wydział Elektroniki Politechnika Koszalińska ul. Śniadeckich 2, 75-453 Koszalin e-mail: kerk@ie.tu.koszalin.pl Weryfikacja logiczna projektów VHDL realizowanych w reprogramowalnych układach

Bardziej szczegółowo

Wykorzystanie układów FPGA w implementacji systemów bezpieczeństwa sieciowego typu Firewall

Wykorzystanie układów FPGA w implementacji systemów bezpieczeństwa sieciowego typu Firewall Grzegorz Sułkowski, Maciej Twardy, Kazimierz Wiatr Wykorzystanie układów FPGA w implementacji systemów bezpieczeństwa sieciowego typu Firewall Plan prezentacji 1. Architektura Firewall a załoŝenia 2. Punktu

Bardziej szczegółowo

LABORATORIUM UKŁADÓW PROGRAMOWALNYCH Wydziałowy Zakład Metrologii Mikro- i Nanostruktur SEMESTR LETNI 2017

LABORATORIUM UKŁADÓW PROGRAMOWALNYCH Wydziałowy Zakład Metrologii Mikro- i Nanostruktur SEMESTR LETNI 2017 LABORATORIUM UKŁADÓW PROGRAMOWALNYCH Wydziałowy Zakład Metrologii Mikro- i Nanostruktur SEMESTR LETNI 2017 Prowadzący: mgr inż. Maciej Rudek email: maciej.rudek@pwr.edu.pl Pierwszy projekt w środowisku

Bardziej szczegółowo

Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki. ĆWICZENIE Nr 4 (3h) Przerzutniki, zatrzaski i rejestry w VHDL

Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki. ĆWICZENIE Nr 4 (3h) Przerzutniki, zatrzaski i rejestry w VHDL Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 4 (3h) Przerzutniki, zatrzaski i rejestry w VHDL Instrukcja pomocnicza do laboratorium z przedmiotu Synteza układów

Bardziej szczegółowo

Projekt z przedmiotu Systemy akwizycji i przesyłania informacji. Temat pracy: Licznik binarny zliczający do 10.

Projekt z przedmiotu Systemy akwizycji i przesyłania informacji. Temat pracy: Licznik binarny zliczający do 10. Projekt z przedmiotu Systemy akwizycji i przesyłania informacji Temat pracy: Licznik binarny zliczający do 10. Andrzej Kuś Aleksander Matusz Prowadzący: dr inż. Adam Stadler Układy cyfrowe przetwarzają

Bardziej szczegółowo

System mikroprocesorowy i peryferia. Dariusz Chaberski

System mikroprocesorowy i peryferia. Dariusz Chaberski System mikroprocesorowy i peryferia Dariusz Chaberski System mikroprocesorowy mikroprocesor pamięć kontroler przerwań układy wejścia wyjścia kontroler DMA 2 Pamięć rodzaje (podział ze względu na sposób

Bardziej szczegółowo

Kierunek Elektronika, III rok Języki Opisu Sprzętu. Platforma sprzętowa. Rajda & Kasperek 2016 Katedra Elektroniki AGH 1

Kierunek Elektronika, III rok Języki Opisu Sprzętu. Platforma sprzętowa. Rajda & Kasperek 2016 Katedra Elektroniki AGH 1 Kierunek Elektronika, III rok Języki Opisu Sprzętu Platforma sprzętowa Rajda & Kasperek 2016 Katedra Elektroniki AGH 1 Program wykładu Architektura układów FPGA Rodzina Xilinx Spartan-6 Platforma Digilent

Bardziej szczegółowo

POLITECHNIKA WARSZAWSKA Wydział Elektroniki i Technik Informacyjnych Instytut Telekomunikacji Zakład Podstaw Telekomunikacji.

POLITECHNIKA WARSZAWSKA Wydział Elektroniki i Technik Informacyjnych Instytut Telekomunikacji Zakład Podstaw Telekomunikacji. POLITECHNIKA WARSZAWSKA Wydział Elektroniki i Technik Informacyjnych Instytut Telekomunikacji Zakład Podstaw Telekomunikacji Kamil Krawczyk Koło Naukowe Układów Cyfrowych Układy cyfrowe (dlaczego?) Idea

Bardziej szczegółowo

KATEDRA INFORMATYKI TECHNICZNEJ. Ćwiczenia laboratoryjne z Logiki Układów Cyfrowych. ćwiczenie 204

KATEDRA INFORMATYKI TECHNICZNEJ. Ćwiczenia laboratoryjne z Logiki Układów Cyfrowych. ćwiczenie 204 Opracował: prof. dr hab. inż. Jan Kazimierczak KATEDA INFOMATYKI TECHNICZNEJ Ćwiczenia laboratoryjne z Logiki Układów Cyfrowych ćwiczenie 204 Temat: Hardware'owa implementacja automatu skończonego pełniącego

Bardziej szczegółowo

PROJEKT I OPTYMALIZACJA STRUKTURY LOGICZNEJ DYDAKTYCZNEGO SYSTEMU MIKROPROCESOROWEGO DLA LABORATORIUM PROJEKTOWANIA ZINTEGROWANEGO

PROJEKT I OPTYMALIZACJA STRUKTURY LOGICZNEJ DYDAKTYCZNEGO SYSTEMU MIKROPROCESOROWEGO DLA LABORATORIUM PROJEKTOWANIA ZINTEGROWANEGO II Konferencja Naukowa KNWS'05 "Informatyka- sztuka czy rzemios o" 15-18 czerwca 2005, Z otniki Luba skie PROJEKT I OPTYMALIZACJA STRUKTURY LOGICZNEJ DYDAKTYCZNEGO SYSTEMU MIKROPROCESOROWEGO DLA LABORATORIUM

Bardziej szczegółowo

Politechnika Warszawska

Politechnika Warszawska Politechnika Warszawska Instytut Metrologii i Inżynierii Biomedycznej ul. Św. Andrzeja Boboli 8, 02-525 Warszawa Logiczne Układy Programowalne Wykład II Układy PLD - wprowadzenie dr inż. Jakub Żmigrodzki

Bardziej szczegółowo

Podstawy Elektroniki dla Elektrotechniki. Liczniki synchroniczne na przerzutnikach typu D

Podstawy Elektroniki dla Elektrotechniki. Liczniki synchroniczne na przerzutnikach typu D AGH Katedra Elektroniki Podstawy Elektroniki dla Elektrotechniki Liczniki synchroniczne na przerzutnikach typu D Ćwiczenie 7 Instrukcja do ćwiczeń symulacyjnych 2016 r. 1 1. Wstęp Celem ćwiczenia jest

Bardziej szczegółowo

ZL19PRG. Programator USB dla układów PLD firmy Altera

ZL19PRG. Programator USB dla układów PLD firmy Altera ZL19PRG Programator USB dla układów PLD firmy Altera Nowoczesny programator i konfigurator układów PLD produkowanych przez firmę Altera, w pełni zgodny ze standardem USB Blaster, dzięki czemu współpracuje

Bardziej szczegółowo

Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki

Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 1 (3h) Wprowadzenie do obsługi platformy projektowej Quartus II Instrukcja pomocnicza do laboratorium z przedmiotu

Bardziej szczegółowo

Podstawy elektroniki cyfrowej dla Inżynierii Nanostruktur. Piotr Fita

Podstawy elektroniki cyfrowej dla Inżynierii Nanostruktur. Piotr Fita Podstawy elektroniki cyfrowej dla Inżynierii Nanostruktur Piotr Fita Elektronika cyfrowa i analogowa Układy analogowe - przetwarzanie sygnałów, których wartości zmieniają się w sposób ciągły w pewnym zakresie

Bardziej szczegółowo

Układy sekwencyjne. Podstawowe informacje o układach cyfrowych i przerzutnikach (rodzaje, sposoby wyzwalania).

Układy sekwencyjne. Podstawowe informacje o układach cyfrowych i przerzutnikach (rodzaje, sposoby wyzwalania). Ćw. 10 Układy sekwencyjne 1. Cel ćwiczenia Celem ćwiczenia jest zapoznanie się z sekwencyjnymi, cyfrowymi blokami funkcjonalnymi. W ćwiczeniu w oparciu o poznane przerzutniki zbudowane zostaną układy rejestrów

Bardziej szczegółowo

Technika mikroprocesorowa. W. Daca, Politechnika Szczecińska, Wydział Elektryczny, 2007/08

Technika mikroprocesorowa. W. Daca, Politechnika Szczecińska, Wydział Elektryczny, 2007/08 Pamięci Układy pamięci kontaktują się z otoczeniem poprzez szynę danych, szynę owa i szynę sterującą. Szerokość szyny danych określa liczbę bitów zapamiętywanych do pamięci lub czytanych z pamięci w trakcie

Bardziej szczegółowo