mgr inż. Tadeusz Andrzejewski JTAG Joint Test Action Group

Transkrypt

1 Użycie złącza JTAG w systemach mikroprocesorowych do testowania integralności połączeń systemu oraz oprogramowania zainstalowanego w pamięciach stałych. JTAG Joint Test Action Group mgr inż. Tadeusz Andrzejewski

2 Plan prezentacji. Normy określające złącze JTAG, 2. zynniki wymuszające testowanie układów, 3. Omówienie złącza JTAG, 4. Przedstawienie koncepcji testu oprogramowania umieszczonego w pamięciach stałych.

3 Normy określające JTAG. IEEE Standard Test Access Port and Boundary- Scan Architecture 2. IEEE Standard for a Mixed-Signal Test Bus 3. IEEE Standard for Boundary-Scan Testing of Advanced Digital Networks

4 zynniki wymuszające implementację testów wbudowanych. Potrzeba usunięcia wszystkich błędów występujących w układzie, 2. Obniżenie kosztów wprowadzenia produktu na rynek, 3. Trudności w serwisowaniu urządzeń pozbawionych testów wewnętrznych.

5 Przykład połączenia: wyjście układu steruje wejścia dwóch układów I # ore Logic ore Logic I #2 ore Logic I #3

6 Przykłady uszkodzonych połączeń I# I#2 I#3 I# I#2 I#3 Vcc

7 Przykłady uszkodzonych połączeń I# I#2 I#3 Gnd I# I#2 I#3 Bond Wire Silicon Package ore Logic Pin

8 Idea testu połączenia Serial Data in I I Serial Data Out ore Logic ore Logic Interconnection to Be Tested JTAG Device JTAG Device 2 Boundary Scan ell

9 Idea testu połączenia Serial Data in Serial Data Out ore Logic ore Logic ore Logic

10 Idea testu połączenia Serial Data in Serial Data Out ore Logic ore Logic ore Logic

11 Architektura układu wyposażonego w JTAG ore Logic TDI User Data Register Bypass Register Instruction Register TDI test data input TMS test mode select TK test clock input TDO test data output TAP test acces port TMS TK TDO TAP

12 Stany wewnętrzne układu logicznego TAP Test Logic Reset Run Test/Idle Select DR Scan Select IR Scan apture DR apture IR Shift DR Shift IR Exit DR Exit IR Pause DR Pause IR Exit2 DR Update DR Exit2 IR Update IR DR data register IR instruction register

13 Zależności czasowe TMS TDI t JP t JH t JL t JPSU t JPH TK TDO t JPZX t JPO t JPXZ Sygnał testowany t JSSU t JSH Sygnał sterowany t JSZX t JSO t JSXZ

14 Zależności czasowe wybór IR TK TMS TDI TDO TAP_STATE SHIFT_IR TAP_TEST/IDLE SELET_IR_SAN EXIT_IR TAP_LOGI/RESET SELET_DR_SAN APTURE_IR TAP test acces port

15 Schemat wyjścia układu dla fazy apture rozkazu SAMPLE/PRELOAD SDO D Q D Q INJ OEJ D Q D Q OUTJ D Q D Q apture Registers Mode Registers SDI SHIFT LOK UPDATE MODE

16 Wymagane rozkazy złącza JTAG BYPASS układ zachowuje swoje funkcje. Wejście TDI jest połączone z wyjściem TDO przez wewnętrzny jednobitowy rejestr. Dane z wejścia są przekazywane na wyjście bez zmian, SAMPLE/PRELOAD układ zachowuje swoje funkcje. Rejestr BR (Boundary-Scan Register) jest podłączony między TDI i TDO. BR jest dostępny przez operację skanowania rejestru, EXTEST rejestr BR jest podłączony między TDI i TDO. BR jest dostępny przez operację skanowania rejestru.

17 INTEST rejestr BR jest podłączony między TDI i TDO. Wewnętrzna logika układu może być wysterowywana i odczytywana, RUNBIST układ jest wprowadzany w tryb wewnętrznego autotestu. Między TDI i TDO jest umieszczany rejestr zdefiniowany przez producenta układu. Stany wewnętrzne układu nie kolidują z układami sąsiednimi, LAMP ustawia wyjścia układu stosownie do zawartości rejestru BR i podłącza Bypass Register między TDI i TDO. Przed wykonaniem tej instrukcji należy ustawić właściwą zawartość rejestru BR instrukcją SAMPLE/PRELOAD,

18 HIGHZ wszystkie wyjścia i wejścia układu ustawia w stan wysokiej impedancji i podłącza Bypass Register między TDI i TDO, IDODE układ zachowuje swoją funkcjonalność. Między TDI i TDO umieszczany jest 32 bitowy rejestr zawierający informację o producencie, typie układu, wersji, USERODE układ zachowuje swoją funkcjonalność. Między TDI i TDO podłączany jest rejestr danych zdefiniowany przez producenta układu.

19 Minimalna ilość testów: NT=log NET/ log 2 Jeśli weźmiemy pod uwagę zwarcia do i do ilość testów wynosi: IT = NT + 2 W przypadku konieczności testowania sieci logicznych ilość testów rośnie i zaczyna zależeć od stopnia skomplikowania testowanego układu.

20 Przykład testu sieci Wektor N N2 N3 N4 N5 N6 N7 N8 2 3 Wektory dla poszczególnych sieci: N N2 N3 N4 N5 N6 N7 N8

21 Dodatkowe funkcje JTAG funkcje debuggera dla procesorów, testowanie układów wewnętrznych, analizatory stanów logicznych, programowanie pamięci wewnętrznej urządzeń, testowanie układów analogowych.

22 Architektura połączeń Układ połączeń w obrębie urządzenia, typ połączenia: koło U2 U2 U2 U U3 U U3 U U3 TK TDO TMS TDI Test Bus ontroller

23 Urządzenia z testerem wbudowanym Testery wbudowane umożliwiają przeprowadzenie testów przed każdym uruchomieniem urządzenia. Zalety: nie zostanie uruchomione urządzenie niesprawne, pomoc w serwisowaniu. Wady: koszty związane z dodatkowym sprzętem, długi czas uruchamiania urządzenia

24 Testowanie oprogramowania zapisanego w pamięciach stałych. Oprogramowanie testujące może wygenerować na pinach układu procesora cykle podobne do cykli dostępu do pamięci, Tak uzyskane dane wyczytane z pamięci stałych mogą być weryfikowane w zewnętrznym kontrolerze, Zaletą takiego rozwiązania jest niezależność testu od oprogramowania umieszczonego w badanym systemie.