Krótkie wprowadzenie do ModelSim i Quartus2
|
|
|
- Milena Cybulska
- 7 lat temu
- Przeglądów:
Transkrypt
1 Krótkie wprowadzenie do ModelSim i Quartus2 wersja
2 Plan Oprogramowanie Pliki źródłowe Scenariusze użycia 2
3 Programy Programy w wersji darmowej do pobrania ze strony ModelSim-Altera Starter Edition (tutaj wersja 6.6c) Quartus2 Web Edition (tutaj wersja 10.1) 3
4 System ModelSim ModelSim jest zintegrowanym, graficznym środowiskiem do modelowania i symulacji modeli w językach V i Verilog Kompilacja sprawdzanie semantycznej poprawności plików, sprawdzanie hierarchii i związków pomiędzy portami i parametrami, poprawność odwołań do jednostek projektowych, funkcji i zadań Symulacja z linii komend lub za pomocą interfejsu graficznego 4
5 Weryfikacja Weryfikacja projektu zajmuje do 70% czasu tworzenia całego systemu cyfrowego Zazwyczaj projekt weryfikacji powstaje w innym zespole Problem: w systemie projektowania fpga po syntezie logicznej nie ma wszystkich węzłów logicznych Rozwiązanie: system do modelowania języka np. ModelSim Wada: wolne dla dużych systemów cyfrowych 5
6 Plik: bramka.vhd -- Model bramki i rejestru library ieee; use ieee.std_logic_1164.all; entity bramka is port ( a : in std_logic; b : in std_logic; clk : in std_logic; reset : in std_logic; y : out std_logic; ); end entity; architecture arch_bramka of bramka is signal rejestr : std_logic; signal bramka : std_logic; Begin b0: process (clk,reset) begin if(reset = '1') then rejestr <= '0'; elsif (rising_edge(clk)) then rejestr <= bramka; end if; end process; bramka <= a xor b; y <= rejestr; end arch_bramka; 6
7 Plik: bramka_tb.vhd library ieee; use ieee.std_logic_1164.all; entity bramka_tb is end entity; architecture arch_bramka_tb of bramka_tb is signal T_clock : std_logic ; signal T_reset : std_logic ; signal T_a : std_logic ; signal T_b : std_logic ; signal T_y : std_logic ; component bramka port ( y : out std_logic ; a : in std_logic ; clk : in std_logic ; b : in std_logic ; reset : in std_logic ); end component; begin process -- okres zegara 10ns begin T_clock <= '0'; wait for 5 ns; T_clock <= '1'; wait for 5 ns; end process; process -- sygnal reset begin wait for 10 ns; T_reset <= '1'; wait for 5 ns; T_reset <= '0'; wait; end process; process -- sygnaly testowe begin T_a <= '0'; T_b <= '0'; wait for 30 ns; T_a <= '0'; T_b <= '1'; wait for 20 ns; T_a <= '1'; T_b <= '0'; wait for 20 ns; T_a <= '1'; T_b <= '1'; wait; end process; UT : bramka -- testowany blok port map ( y => T_y, a => T_a, clk => T_clock, b => T_b, reset => T_reset ) ; end arch_bramka_tb; 7
8 Scenariusze użycia Projekt w ModelSim - symulacja z linii komend i za pomocą edytora graficznego Projekt w ModelSim symulacja programu testującego TestBench Projekt w Quartus + symulacja funkcjonalna w ModelSim Projekt w Quartus + symulacja funkcjonalna programu testującego w ModelSim Projekt w Quartus + symulacja czasowa programu testującego w ModelSim 8
9 Scenariusze użycia Projekt w ModelSim - symulacja z linii komend i za pomocą edytora graficznego Projekt w ModelSim symulacja programu testującego TestBench Projekt w Quartus + symulacja funkcjonalna w ModelSim Projekt w Quartus + symulacja funkcjonalna programu testującego w ModelSim Projekt w Quartus + symulacja czasowa programu testującego w ModelSim 9
10 Tworzenie projektu ModelSim Ustawiamy nazwę projektu Ustawiamy ścieżkę projektu odajemy pliki do projektu 10
11 Kompilacja projektu Kompilacja Status pliku:? nieskompilowany V skompilowany X błędy kompilacji 11
12 Kompilacja projektu i korekta kodu Poprawiamy błąd: usunąć na końcu linii 12 znak ; Klik Klik 12
13 Kompilacja projektu i korekta kodu Kompilacja wskazanego pliku Informacje w oknie konsoli 13
14 Kompilacja projektu Skompilowany plik w bibliotece work Zmieniamy zakładkę ibrary 14
15 Symulacja projektu Wybieramy Start Wybieramy bramka Alternatywa: klikamy na bramka ub: w oknie konsoli wpisujemy vsim work.bramka 15
16 Symulacja projektu Zaznaczamy bramka odajemy wszystkie sygnały do okna graficznego wave odane sygnały ub w linii komend: VSIM> add wave * 16
17 Symulacja wymuszenie wartości sygnałów Graficznie sygnał zegarowy clk o okresie 10 ns 17
18 Symulacja wymuszenie wartości sygnałów Graficznie sygnały wejściowe a i b ustalamy na 0 18
19 Symulacja wymuszenie wartości sygnałów Graficznie ustalamy krok symulacji na 10 ns Ustalamy krok Uruchamiamy symulację o zadany krok 19
20 Symulacja wymuszenie wartości sygnałów Ustalamy krok symulacji na 5 ns Ustalamy wartość 1 dla sygnału reset Wykonujemy krok symulacji (5 ns) Ustalamy wartość 0 dla sygnału reset 20
21 Symulacja wymuszenie wartości sygnałów z linii komend Z linii komend (1): Komendy można zapisać do pliku skryptu: test.do Z linii komend (2): VSIM>do test.do # Wyczyszczenie wartosci i okna wave restart -force nowave # Wymuszenie wartosci i symulacja add wave -r * force -freeze clk 0 0, 1 {5 ns} -r {10 ns} force -freeze a 0 0 force -freeze b 0 0 run 10 ns force -freeze reset 1 0 run 5 ns force -freeze reset 0 0 run 15 ns force -freeze b 1 0 run 20 ns force -freeze a 1 0 force -freeze b 0 0 run 20 ns force -freeze b 1 0 run 30 ns 21
22 Scenariusze użycia Projekt w ModelSim - symulacja z linii komend i za pomocą edytora graficznego Projekt w ModelSim symulacja programu testującego TestBench Projekt w Quartus + symulacja funkcjonalna w ModelSim Projekt w Quartus + symulacja funkcjonalna programu testującego w ModelSim Projekt w Quartus + symulacja czasowa programu testującego w ModelSim 22
23 Symulacja program testujący Po kompilacji, uruchamiamy symulator dla bramka_tb 23
24 Symulacja dodanie sygnałów o okna graficznego wave dodajemy sygnały: Wszystkie z jednostki projektowej: add wave sim:/bramka_tb/* Wszystkie z jednostki projektowej i zależnych: add wave -r sim:/bramka_tb/* Wszystkie z projektu: add wave -r /* Sygnały z jednostki bramka i bramka_tb 24
25 Symulacja bramka_tb VSIM>run 100 ns Moment charakterystyczny sygnału zegarowego Wyjście z bramki kombinacyjne Wyjście z bramki sekwencyjne 25
26 Scenariusze użycia Projekt w ModelSim - symulacja z linii komend i za pomocą edytora graficznego Projekt w ModelSim symulacja programu testującego TestBench Projekt w Quartus + symulacja funkcjonalna w ModelSim Projekt w Quartus + symulacja funkcjonalna programu testującego w ModelSim Projekt w Quartus + symulacja czasowa programu testującego w ModelSim 26
27 Projekt w Quartus2 27
28 Projekt w Quartus2 nazwa projektu Ustawiamy ścieżkę projektu Ustawiamy nazwę projektu omyślnie (ale nie musi) nazwa głównej jednostki projektowej jak nazwa projektu 28
29 Projekt w Quartus2 dodanie pliku bramka.vhd 29
30 Projekt w Quartus2 wybór układu fpga Wybieramy fpga: 1. z rodziny Cyclone2 2. układ EP2C35F672C6 (układ na płycie E2) 30
31 Projekt w Quartus2 ustawienia symulatora dla ModelSim 31
32 Projekt w Quartus2 ustawienia symulatora dla ModelSim 32
33 Projekt w Quartus2 ustawienia ścieżki do ModelSim Opcjonalnie, przy pierwszym uruchomieniu: sprawdzić czy poprawna ścieżka do aktualnej instalacji ModelSim-Altera Tools>Options: <install_path>/modelsim_ase/win32aloem 33
34 Projekt w Quartus2 kompilacja Kompilacja projektu 34
35 Projekt w Quartus2 kompilacja Postęp wykonania kolejnych etapów kompilacji 35
36 Projekt w Quartus2 symulacja funkcjonalna Wywołanie symulatora Uruchomienie symulacji z biblioteki rtl_work 36
37 Scenariusze użycia Projekt w ModelSim - symulacja z linii komend i za pomocą edytora graficznego Projekt w ModelSim symulacja programu testującego TestBench Projekt w Quartus + symulacja funkcjonalna w ModelSim Projekt w Quartus + symulacja funkcjonalna programu testującego w ModelSim Projekt w Quartus + symulacja czasowa programu testującego w ModelSim 37
38 Projekt w Quartus2 ustawienie testu Po kompilacji, konfigurujemy test 38
39 Projekt w Quartus2 ustawienie testu Wybór symulatora: ModelSim-Altera Wybór języka: V Ustawienia symulatora Ustawienia dla testu Wybór dla programu testowego 39
40 Projekt w Quartus2 utworzenie testu 40
41 Projekt w Quartus2 utworzenie testu Nazwa testu Nazwa głównej jednostki projektowej z bramka_tb Ustalenie czasu trwania testu odanie programu testującego z pliku bramka_tb.vhd 41
42 Projekt w Quartus2 symulacja funkcjonalna Wywołanie symulatora 42
43 Projekt w Quartus2 symulacja funkcjonalna W ModelSim-Altera automatycznie wykona się skrypt 43
44 Projekt w Quartus2 symulacja funkcjonalna Automatycznie dodany widok graficzny z dodanymi sygnałami z jednostki projektowej 44
45 Scenariusze użycia Projekt w ModelSim - symulacja z linii komend i za pomocą edytora graficznego Projekt w ModelSim symulacja programu testującego TestBench Projekt w Quartus + symulacja funkcjonalna w ModelSim Projekt w Quartus + symulacja funkcjonalna programu testującego w ModelSim Projekt w Quartus + symulacja czasowa programu testującego w ModelSim 45
46 Projekt w Quartus2 ustawienie testu Po kompilacji, konfigurujemy test 46
47 Projekt w Quartus2 ustawienie testu Wybór symulatora: ModelSim-Altera Wybór języka: V Ustawienia symulatora Ustawienia dla testu Wybór dla programu testowego 47
48 Projekt w Quartus2 utworzenie testu Nazwa testu Nazwa głównej jednostki projektowej z bramka_tb Zaznaczamy opcję dla symulacji czasowej Nazwa instancji testowanej UT w bramka_tb Ustalenie czasu trwania testu odanie programu testującego z pliku bramka_tb.vhd 48
49 Projekt w Quartus2 symulacja czasowa Wywołanie symulatora Wybór modelu symulacji Slow lub Fast 49
50 Projekt w Quartus2 symulacja czasowa Na symulacji czasowej widoczne opóźnienie między zmianą sygnału t_clock a wyjściem synchronicznym t_y wynosi ok. 5 ns 50
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki. ĆWICZENIE Nr 4 (3h) Przerzutniki, zatrzaski i rejestry w VHDL
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 4 (3h) Przerzutniki, zatrzaski i rejestry w VHDL Instrukcja pomocnicza do laboratorium z przedmiotu Synteza układów
MentorGraphics ModelSim
MentorGraphics ModelSim 1. Konfiguracja programu Wszelkie zmiany parametrów systemu symulacji dokonywane są w menu Tools -> Edit Preferences... Wyniki ustawień należy zapisać w skrypcie startowym systemu
1. ISE WebPack i VHDL Xilinx ISE Design Suite 10.1 VHDL Tworzenie projektu Project Navigator Xilinx ISE Design Suite 10.1 File
1. ISE WebPack i VHDL Celem ćwiczenia jest szybkie zaznajomienie się ze środowiskiem projektowym Xilinx ISE Design Suite 10.1 oraz językiem opisu sprzętu VHDL. Tworzenie projektu Uruchom program Project
Altera Quartus II. Opis niektórych komponentów dostarczanych razem ze środowiskiem. Opracował: mgr inż. Leszek Ciopiński
Altera Quartus II Opis niektórych komponentów dostarczanych razem ze środowiskiem Opracował: mgr inż. Leszek Ciopiński Spis treści Opis wybranych zagadnień obsługi środowiska Altera Quartus II:...1 Magistrale:...
Laboratorium Projektowania Systemów VLSI-ASIC Katedra Elektroniki Akademia Górniczo-Hutnicza
Laboratorium Projektowania Systemów VLSI-ASIC Katedra Elektroniki Akademia Górniczo-Hutnicza Projektowanie układów VLSI-ASIC za pomocą techniki komórek standardowych przy użyciu pakietu Cadence Programowanie,
Układy Cyfrowe laboratorium
Układy Cyfrowe laboratorium Przykład realizacji ćwiczenia nr 7 Temat: Realizacja układu sterującego systemu cyfrowego z uwzględnieniem kodowania i dekompozycji funkcji pw automatu dla Metody Newtona, tj.
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 1 (3h) Wprowadzenie do obsługi platformy projektowej Quartus II Instrukcja pomocnicza do laboratorium z przedmiotu
Laboratorium 10 Temat: Zaawansowane jednostki testowe. Operacje na plikach. Funkcje.
Laboratorium 10 Temat: Zaawansowane jednostki testowe. Operacje na plikach. Funkcje. 1. W języku VHDL zdefiniowano mechanizm odczytywania i zapisywania danych z i do plików. Pliki te mogą być wykorzystywane
Systemy Czasu Rzeczywistego FPGA
01. Systemy Czasu Rzeczywistego FPGA 1 Systemy Czasu Rzeczywistego FPGA laboratorium: 03 autor: mgr inż. Mateusz Baran 01. Systemy Czasu Rzeczywistego FPGA 2 1 Spis treści FPGA... 1 1 Spis treści... 2
Bezpieczeństwo informacji oparte o kryptografię kwantową
WYŻSZA SZKOŁA BIZNESU W DĄBROWIE GÓRNICZEJ WYDZIAŁ ZARZĄDZANIA INFORMATYKI I NAUK SPOŁECZNYCH Instrukcja do laboratorium z przedmiotu: Bezpieczeństwo informacji oparte o kryptografię kwantową Instrukcja
WOJSKOWA AKADEMIA TECHNICZNA im. Jarosława Dąbrowskiego LABORATORIUM UKŁADÓW PROGRAMOWALNYCH I SPECJALIZOWANYCH
WOJSKOWA AKADEMIA TECHNICZNA im. Jarosława Dąbrowskiego LABORATORIUM UKŁADÓW PROGRAMOWALNYCH I SPECJALIZOWANYCH SPRAWOZDANIE Temat: Projekt notesu elektronicznego w języku VHDL przy użyciu układów firmy
Technika cyfrowa projekt: Sumator 4 bitowy równoległy
Technika cyfrowa projekt: Sumator 4 bitowy równoległy Autorzy: Paweł Bara Robert Boczek Przebieg prac projektowych: Zadany układ dostaje na wejściu dwie czterobitowe liczby naturalne, sumuje je, po czym
Metoda Newtona przyjmuje następujące założenia dla funkcji :
Zakład Cyberbezpieczeństwa, Instytut Telekomunikacji, Politechnika Warszawska, 2015. 1 Układy Cyfrowe laboratorium Przykład realizacji ćwiczenia nr 5 wersja 2015) 1. Temat Realizacja iteracyjnego algorytmu
Specyfika projektowania Mariusz Rawski
CAD Specyfika projektowania Mariusz Rawski rawski@tele.pw.edu.pl http://rawski.zpt.tele.pw.edu.pl/ System cyfrowy pierwsze skojarzenie Urządzenia wprowadzania danych: klawiatury czytniki urządzenia przetwarzania
Projektowanie układów VLSI-ASIC techniką od ogółu do szczegółu (top-down) przy użyciu pakietu CADENCE
Katedra Elektroniki Akademia Górniczo-Hutnicza w Krakowie Projektowanie układów VLSI-ASIC techniką od ogółu do szczegółu (top-down) przy użyciu pakietu CADENCE opis układu w Verilog, kompilacja i symulacja
Sposoby projektowania systemów w cyfrowych
Sposoby projektowania systemów w cyfrowych Top-down Idea całości projektu Dekompozycja na mniejsze bloki Projekt i rafinacja podbloków Łączenie bloków w całość PRZYKŁAD (sumator kaskadowy) zdefiniowanie
Systemy Czasu Rzeczywistego FPGA
01. Systemy Czasu Rzeczywistego FPGA 1 Systemy Czasu Rzeczywistego FPGA laboratorium: 05 autor: mgr inż. Mateusz Baran 01. Systemy Czasu Rzeczywistego FPGA 2 1 Spis treści FPGA... 1 1 Spis treści... 2
Języki opisu sprzętu VHDL Mariusz Rawski
CAD Języki opisu sprzętu VHDL rawski@tele.pw.edu.pl http://rawski.zpt.tele.pw.edu.pl/ Języki opisu sprzętu System cyfrowy może być opisany na różnych poziomach abstrakcji i z wykorzystaniem różnych sposobów
Aby w pełni przetestować układ o trzech wejściach IN_0, IN_1 i IN_2 chcemy wygenerować wszystkie możliwe kombinacje sygnałów wejściowych.
Generowanie sygnałów testowych VHDL Wariant współbieżny (bez procesu): sygnał
Język opisu sprzętu VHDL
Język opisu sprzętu VHDL dr inż. Adam Klimowicz Seminarium dydaktyczne Katedra Mediów Cyfrowych i Grafiki Komputerowej Informacje ogólne Język opisu sprzętu VHDL Przedmiot obieralny dla studentów studiów
Quartus. Rafał Walkowiak IIn PP Wer
Quartus Rafał Walkowiak IIn PP Wer 1.1 10.2013 Altera Quartus Narzędzie projektowe dla FPGA I CPLD Umożliwia: wprowadzenie projektu, syntezę logiczną i symulację funkcjonalną, przydział do układów logicznych
Modelowanie złożonych układów cyfrowych (1)
Modelowanie złożonych układów cyfrowych () funkcje i procedury przykłady (przerzutniki, rejestry) style programowania kombinacyjne bloki funkcjonalne bufory trójstanowe multipleksery kodery priorytetowe
Realizacja algorytmu wyznaczania wyrazów ciągu w języku VHDL z zastosowaniem podziału projektu na moduły: FSM i Data Path.
Zakład Cyberbezpieczeństwa, Instytut Telekomunikacji, Politechnika Warszawska, 2015. 1 Układy Cyfrowe laboratorium Przykład realizacji ćwiczenia nr 6 (wersja 2015) 1. Wstęp 1.1. Algorytm Realizacja algorytmu
Programowalne układy logiczne
Programowalne układy logiczne Przerzutniki Szymon Acedański Marcin Peczarski Instytut Informatyki Uniwersytetu Warszawskiego 20 maja 2013 Przerzutnik synchroniczny Układ synchroniczny wyzwalany ustalonym
Projekt prostego procesora
Projekt prostego procesora Opracowany przez Rafała Walkowiaka dla zajęć z PTC 2012/2013 w oparciu o Laboratory Exercise 9 Altera Corporation Rysunek 1 przedstawia schemat układu cyfrowego stanowiącego
LABORATORIUM UKŁADÓW PROGRAMOWALNYCH Wydziałowy Zakład Metrologii Mikro- i Nanostruktur SEMESTR LETNI 2016
LABORATORIUM UKŁADÓW PROGRAMOWALNYCH Wydziałowy Zakład Metrologii Mikro- i Nanostruktur SEMESTR LETNI 2016 Prowadzący: dr inż. Daniel Kopiec email: daniel.kopiec@pwr.edu.pl Pierwszy projekt w środowisku
Układy reprogramowalne i SoC Implementacja w układach FPGA
Układy reprogramowalne i SoC Implementacja w układach FPGA Prezentacja jest współfinansowana przez Unię Europejską w ramach Europejskiego Funduszu Społecznego w projekcie pt. Innowacyjna dydaktyka bez
Pojedyncze wartości zadeklarowanego typu Ustawiane przed rozpoczęciem symulacji bez moŝliwości
Stałe - constant Pojedyncze wartości zadeklarowanego typu Ustawiane przed rozpoczęciem symulacji bez moŝliwości późniejszych zmian Deklarowane w ciele architektury Widoczne dla całej architektury architecture
Układy reprogramowalne i SoC Testbenches. Symulacja sterowana zdarzeniami.
Testbenches. Symulacja sterowana zdarzeniami. Prezentacja jest współfinansowana przez Unię Europejską w ramach Europejskiego Funduszu Społecznego w projekcie pt. Innowacyjna dydaktyka bez ograniczeń -
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 7 (2h) Obsługa urządzenia peryferyjnego z użyciem pamięci w VHDL. Instrukcja do zajęć laboratoryjnych z przedmiotu
Układy reprogramowalne i SoC Język VHDL (część 4)
Język VHDL (część 4) Prezentacja jest współfinansowana przez Unię Europejską w ramach Europejskiego Funduszu Społecznego w projekcie pt. Innowacyjna dydaktyka bez ograniczeń - zintegrowany rozwój Politechniki
Zakład Cyberbezpieczeństwa, Instytut Telekomunikacji, Politechnika Warszawska,
Zakład Cyberbezpieczeństwa, Instytut Telekomunikacji, Politechnika Warszawska, 2015. 1 Układy Cyfrowe laboratorium Przykład realizacji ćwiczenia nr 8 (wersja 2015) 1. Wstęp Komputer PC jest użyty do syntezy
Technika Cyfrowa. Wprowadzenie do laboratorium komputerowego część II
Akademia Górniczo Hutnicza im. Stanisława Staszica w Krakowie Wydział IET Katedra Elektroniki Technika Cyfrowa Wprowadzenie do laboratorium komputerowego część II Wstęp W ramach zajęć przedstawione zostaną
Projektowanie automatów z użyciem VHDL
Projektowanie automatów z użyciem VHDL struktura automatu i jego modelu w VHDL przerzutnik T jako automat przykłady automatów z wyjściami typu: Moore'a Mealy stanu kodowanie stanów automatu Wykorzystano
Sumatory H D L. dr inŝ. Paweł Tomaszewicz Instytut Telekomunikacji Politechnika Warszawska
Sumatory 1 Sumator 1-bitowy full adder Równanie boolowskie sumy: s k = a k XOR b k XOR c k = a k b k c k Równanie boolowskie przeniesienia: c k+1 = (a k AN b k ) OR (a k AN c k ) OR (b k AN c k ) = (a
Systemy Czasu Rzeczywistego FPGA
01. Systemy Czasu Rzeczywistego FPGA 1 Systemy Czasu Rzeczywistego FPGA laboratorium: 04 autor: mgr inż. Mateusz Baran 01. Systemy Czasu Rzeczywistego FPGA 2 1 Spis treści FPGA... 1 1 Spis treści... 2
Quartus. Rafał Walkowiak IIn PP Listopad 2017
Quartus Rafał Walkowiak IIn PP Listopad 2017 Altera Quartus Narzędzie projektowe dla FPGA I CPLD Umożliwia: wprowadzenie projektu, syntezę logiczną i symulację funkcjonalną, przydział do układów logicznych
Projektowanie hierarchiczne Mariusz Rawski
CAD Projektowanie hierarchiczne rawski@tele.pw.edu.pl http://rawski.zpt.tele.pw.edu.pl/ Zamek elektroniczny: Elektroniczny zamek kod 4 cyfrowy kod wprowadzony z klawiatury ready sygnalizacja gotowości
1. Synteza układów opisanych w języku VHDL Xilinx ISE Design Suite 10.1 VHDL 2. Obsługa przetwornika CA Project Add source...
1. Synteza układów opisanych w języku VHDL Celem ćwiczenia jest szybkie zaznajomienie się ze środowiskiem projektowym Xilinx ISE Design Suite 10.1 oraz językiem opisu sprzętu VHDL, także przetwornikiem
Symulacja systemu z procesorem MicroBlaze w środowisku ActiveHDL
Symulacja systemu z procesorem MicroBlaze w środowisku ActiveHDL wersja 6.06.2007 Zespół Rekonfigurowalnych Systemów Obliczeniowych AGH Kraków http://www.fpga.agh.edu.pl/ Poniższe ćwiczenie jest kontynuacją
Wydział Elektryczny. Katedra Automatyki i Elektroniki. Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: TECHNIKA CYFROWA 2 TS1C300 020
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: TEHNIKA YFOWA 2 T1300 020 Ćwiczenie Nr 6 EALIZAJA FUNKJI EJETOWYH W TUKTUAH
Technika cyfrowa. Laboratorium nr 7. Liczniki synchroniczne. Mirosław Łazoryszczak. Temat:
Mirosław Łazoryszczak Technika cyfrowa Laboratorium nr 7 Temat: Liczniki synchroniczne Katedra Architektury Komputerów i Telekomunikacji Zakład Systemów i Sieci Komputerowych SPIS TREŚCI 1. Wymagania...3
LABORATORIUM TECHNIKA CYFROWA. Pamięci. Rev.1.35
LABORATORIUM TECHNIKA CYFROWA Pamięci Rev.1.35 1. Cel ćwiczenia Praktyczna weryfikacja wiedzy teoretycznej z projektowania modułów sterowania oraz kontroli pamięci 2. Kolokwium Kolokwium wstępne sprawdzające
Przykładowe pytania z części PSPICE. 1. Podaj zasady tworzenia pliku symulacyjnego. 2. Czy składnia PSPICE jest czuła na wielkość liter? 3.
Przykładowe pytania z części PSPICE. 1. Podaj zasady tworzenia pliku symulacyjnego. 2. Czy składnia PSPICE jest czuła na wielkość liter? 3. Jak umieszcza się komentarze w pliku symulacyjnym PSPICE? 4.
Projektowanie Urządzeń Cyfrowych
Projektowanie Urządzeń Cyfrowych Laboratorium 2 Przykład prostego ALU Opracował: mgr inż. Leszek Ciopiński Wstęp: Magistrale: Program MAX+plus II umożliwia tworzenie magistral. Magistrale są to grupy przewodów
LABORATORIUM UKŁADÓW PROGRAMOWALNYCH Wydziałowy Zakład Metrologii Mikro- i Nanostruktur SEMESTR LETNI 2017
LABORATORIUM UKŁADÓW PROGRAMOWALNYCH Wydziałowy Zakład Metrologii Mikro- i Nanostruktur SEMESTR LETNI 2017 Prowadzący: mgr inż. Maciej Rudek email: maciej.rudek@pwr.edu.pl Pierwszy projekt w środowisku
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 9 (3h) Projekt struktury hierarchicznej układu cyfrowego w FPGA. Instrukcja pomocnicza do laboratorium z przedmiotu
PUCY Kolos 2: Reloaded
PUCY Kolos 2: Reloaded 1) Narysować schemat układu mikroprogramowalnego z licznikiem rozkazów. 2) Narysować schemat elementu ścieżki cyklicznej dla sygnału kombinacyjnego 3) Narysować schemat elementu
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 2 (3h) Przełączniki, wyświetlacze, multipleksery - implementacja i obsługa w VHDL Instrukcja pomocnicza do laboratorium
Projektowanie Scalonych Systemów Wbudowanych VERILOG
Projektowanie Scalonych Systemów Wbudowanych VERILOG OPIS BEHAWIORALNY proces Proces wątek sterowania lub przetwarzania danych, niezależny w sensie czasu wykonania, ale komunikujący się z innymi procesami.
Projektowanie z użyciem procesora programowego Nios II
Projektowanie z użyciem procesora programowego Nios II WSTĘP Celem ćwiczenia jest nauczenie projektowania układów cyfrowych z użyciem wbudowanych procesorów programowych typu Nios II dla układów FPGA firmy
Modelowanie logiki rewersyjnej w języku VHDL
PNIEWSKI Roman 1 Modelowanie logiki rewersyjnej w języku VHDL WSTĘP Konwencjonalne komputery wykorzystują dwuwartościową logikę Boole a. Funkcje opisujące układ cyfrowy wykorzystują najczęściej dwa operatory
AKADEMIA GÓRNICZO-HUTNICZA IM. STANISŁAWA STASZICA W KRAKOWIE. QuIDE Quantum IDE PODRĘCZNIK UŻYTKOWNIKA
AKADEMIA GÓRNICZO-HUTNICZA IM. STANISŁAWA STASZICA W KRAKOWIE QuIDE Quantum IDE PODRĘCZNIK UŻYTKOWNIKA Joanna Patrzyk Bartłomiej Patrzyk Katarzyna Rycerz jpatrzyk@quide.eu bpatrzyk@quide.eu kzajac@agh.edu.pl
Spis treści 1. Wstęp 2. Ćwiczenia laboratoryjne LPM
Spis treści 1. Wstęp... 9 2. Ćwiczenia laboratoryjne... 12 2.1. Środowisko projektowania Quartus II dla układów FPGA Altera... 12 2.1.1. Cel ćwiczenia... 12 2.1.2. Wprowadzenie... 12 2.1.3. Przebieg ćwiczenia...
Laboratorium Komputerowe Systemy Pomiarowe
Jarosław Gliwiński, Łukasz Rogacz Laboratorium Komputerowe Systemy Pomiarowe ćw. Zastosowanie standardu VISA do obsługi interfejsu RS-232C Data wykonania: 03.04.08 Data oddania: 17.04.08 Celem ćwiczenia
Wydział Elektryczny. Katedra Automatyki i Elektroniki. Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: SYNTEZA UKŁADÓW CYFROWYCH ES2D100005
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: SYNTEZA UKŁADÓW CYFROWYCH ES2D100005 Ćwiczenie Nr 8 Implementacja prostego
Workflow automatyczna kopia bazy danych
Workflow automatyczna kopia bazy danych Strona 1 z 12 Spis treści 1. Importowanie automatycznego procesu z pliku... 3 2. Domyślne ustawienia procesu... 3 2.2 Zmiana ustawień cykliczności procesu... 3 2.3
Wydział Elektryczny. Katedra Automatyki i Elektroniki. Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: PROGRAMOWALNE STRUKTURY LOGICZNE
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: PROGRAMOWALNE STRUKTURY LOGICZNE ES1C420 300 Ćwiczenie Nr 2 KOMPILACJA
Projektowanie baz danych za pomocą narzędzi CASE
Projektowanie baz danych za pomocą narzędzi CASE Metody tworzenia systemów informatycznych w tym, także rozbudowanych baz danych są komputerowo wspomagane przez narzędzia CASE (ang. Computer Aided Software
Instrukcja połączenia z programem Compas LAN i import konfiguracji
Instrukcja połączenia z programem Compas LAN i import konfiguracji 1. Ustalamy ile komputerów będziemy wykorzystywać do użytkowania programów Compas LAN i EQU. Jeśli komputerów jest więcej niż jeden musimy
Bezpieczeństwo informacji oparte o kryptografię kwantową
WYŻSZA SZKOŁA BIZNESU W DĄBROWIE GÓRNICZEJ WYDZIAŁ ZARZĄDZANIA INFORMATYKI I NAUK SPOŁECZNYCH Instrukcja do laboratorium z przedmiotu: Bezpieczeństwo informacji oparte o kryptografię kwantową Instrukcja
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki. ĆWICZENIE Nr 1 (3h) Wprowadzenie do systemu Quartus II
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 1 (3h) Wprowadzenie do systemu Quartus II Instrukcja pomocnicza do laboratorium z przedmiotu Synteza układów cyfrowych
Elementy języka VHDL. obiekty typy danych atrybuty pakiety i biblioteki instrukcje współbieżne instrukcje sekwencyjne. PUE-w3 1
Elementy języka VHDL obiekty typy danych atrybuty pakiety i biblioteki instrukcje współbieżne instrukcje sekwencyjne PUE-w3 1 Obiekty (sygnały, zmienne, stałe, pliki) Obiekty służą do zapisu i pamiętania
Ćwiczenie 1 VHDL - Licznik 4-bitowy.
Ćwiczenie 1 VHDL - Licznik 4-bitowy. Zadaniem studenta jest zaprojektowanie w układzie CoolRunner2 układu, który dzieli częstotliwość zegara wejściowego generując sygnał taktowania licznika 4-bitowego,
CoDeSys 3 programowanie w języku FBD
Notatka Aplikacyjna NA 03005PL Spis treści 1. Wstęp... 2 1.1. Wymagania programowe... 2 2. Tworzenie projektu i dodawanie programu w... 3 3. Organizacja okien dla języka FBD... 5 4. Składnia języka FBD
Ukªady Kombinacyjne - cz ± I
Ukªady Kombinacyjne - cz ± I Sebastian Kurczyk sebastian.kurczyk@polsl.pl Piotr Krauze piotr.krauze@polsl.pl 13 kwietnia 2013 Streszczenie Celem niniejszego laboratorium jest zapoznanie studentów z metodami
Utworzenie aplikacji mobilnej Po uruchomieniu Visual Studio pokazuje się ekran powitalny. Po lewej stronie odnośniki do otworzenia lub stworzenia
Utworzenie aplikacji mobilnej Po uruchomieniu Visual Studio pokazuje się ekran powitalny. Po lewej stronie odnośniki do otworzenia lub stworzenia nowego projektu (poniżej są utworzone projekty) Po kliknięciu
Obsługa modułu. e-deklaracje. w programach WF-FaKir oraz WF-Gang. (opracował Przemysław Gola) 2014.12.19
Obsługa modułu e-deklaracje w programach WF-FaKir oraz WF-Gang (opracował Przemysław Gola) 2014.12.19 Zawartość skryptu: I. Czego potrzebujesz, aby wysyłać deklaracje podatkowe w formie elektronicznej?
MMfpga01. MMfpga11. Instrukcja konfiguracji środowiska, przykładowy projekt oraz programowanie układu
MMfpga01 MMfpga11 Instrukcja konfiguracji środowiska, przykładowy projekt oraz programowanie układu 1 Spis treści 1. Instalacja aplikacji QUARTUS II Web Edition...3 2. Instalacja programu QUARTUS II Web
PROJEKTOWANIE UKŁADÓW CYFROWYCH Z WYKORZYSTANIEM PAKIETU MULTISIM 2001 ORAZ JĘZYKA OPISU SPRZĘTU VHDL
Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej Nr 20 XIV Seminarium ZASTOSOWANIE KOMPUTERÓW W NAUCE I TECHNICE 2004 Oddział Gdański PTETiS PROJEKTOWANIE UKŁADÓW CYFROWYCH
PROGRAMOWALNE STEROWNIKI LOGICZNE
PROGRAMOWALNE STEROWNIKI LOGICZNE I. Wprowadzenie Klasyczna synteza kombinacyjnych i sekwencyjnych układów sterowania stosowana do automatyzacji dyskretnych procesów produkcyjnych polega na zaprojektowaniu
WYKONANIE APLIKACJI OKIENKOWEJ OBLICZAJĄCEJ SUMĘ DWÓCH LICZB W ŚRODOWISKU PROGRAMISTYCZNYM. NetBeans. Wykonał: Jacek Ventzke informatyka sem.
WYKONANIE APLIKACJI OKIENKOWEJ OBLICZAJĄCEJ SUMĘ DWÓCH LICZB W ŚRODOWISKU PROGRAMISTYCZNYM NetBeans Wykonał: Jacek Ventzke informatyka sem. VI 1. Uruchamiamy program NetBeans (tu wersja 6.8 ) 2. Tworzymy
Wyświetlacz siedmiosegmentowy
Wyświetlacz siedmiosegmentowy autorzy: Tomasz Perek Tomasz Biernat Projekt: Układ, który liczbę podaną w postaci binarnej wyświetla w systemie szesnastkowym, ósemkowym oraz dziesiętnym. Wyświetlacz siedmiosegmentowy
Programowalne układy logiczne
Programowalne układy logiczne Układy kombinacyjne Szymon Acedański Marcin Peczarski Instytut Informatyki Uniwersytetu Warszawskiego 28 września 2015 Co to jest układ kombinacyjny? Stan wyjść zależy tylko
Projektowanie w VHDL
Projektowanie w VHDL powtórka wiadomości o języku VHDL słowa zastrzeżone typy danych, deklaracje obiektów instrukcje współbieżne i sekwencyjne pętle for, while typowe bloki układów cyfrowych przykłady
Elektronika i techniki mikroprocesorowe
Elektronika i techniki mikroprocesorowe Technika cyfrowa ZłoŜone one układy cyfrowe Katedra Energoelektroniki, Napędu Elektrycznego i Robotyki Wydział Elektryczny, ul. Krzywoustego 2 PLAN WYKŁADU idea
Symulacje inwertera CMOS
Rozdział: Przygotowanie środowiska Symulacje inwertera CMOS * punktu opcjonalne 1 Przygotowanie środowiska 1. Uruchom komputer w systemie Linux (opensuse)*. 2. Otwórz konsole wykonując następujące kroki*
1.Wstęp. 2.Generowanie systemu w EDK
1.Wstęp Celem niniejszego ćwiczenia jest zapoznanie z możliwościami debuggowania kodu na platformie MicroBlaze oraz zapoznanie ze środowiskiem wspomagającym prace programisty Xilinx Platform SDK (Eclipse).
REFERAT PRACY DYPLOMOWEJ
REFERAT PRACY DYPLOMOWEJ Temat pracy: Projekt i implementacja środowiska do automatyzacji przeprowadzania testów aplikacji internetowych w oparciu o metodykę Behavior Driven Development. Autor: Stepowany
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 3 (4h) Konwersja i wyświetlania informacji binarnej w VHDL Instrukcja do zajęć laboratoryjnych z przedmiotu Synteza
Windows 10 - Jak uruchomić system w trybie
1 (Pobrane z slow7.pl) Windows 10 - Jak uruchomić system w trybie awaryjnym? Najprostszym ze sposobów wymuszenia na systemie przejścia do trybu awaryjnego jest wybranie Start a następnie Zasilanie i z
Konfigurowanie PPP dla Windows 7
Konfigurowanie PPP dla Windows 7 Poniżej znajduje się instrukcja konfiguracji połączenia PPP wykonana dla systemu Windows 7. Otwieramy okno Telefon i modem z Panelu sterowania i przechodzimy do zakładki
mgr inż. Maciej Rudek opracował: dr inż. Daniel Kopiec
Programowanie Układów Logicznych kod kursu: ETD6203 Analiza układów sekwencyjnych W3 7.03.2018 mgr inż. Maciej Rudek opracował: dr inż. Daniel Kopiec Zmiany w terminach Plan wykładu 1 2 3 4 5 6 Ciekawostki
Układy kryptograficzne z uŝyciem rejestrów LFSR
Układy kryptograficzne z uŝyciem rejestrów FSR Algorytmy kryptograficzne uŝywane w systemach telekomunikacyjnych własność modulo 2 funkcji XOR P K K = P = P 2 Rejestr z liniowym sprzęŝeniem zwrotnym FSR
Instrukcje sekwencyjne
nstrukcje sekwencyjne nstrukcje sekwencyjne są stosowane w specyfikacji behawioralnej (behavioral description) rzede wszystkim w tzw. procesach (process) roces nstrukcja F nstrukcja CASE Z 1 rocesy Konstrukcja
Instrukcja połączenia z programem Compas LAN i import konfiguracji
Instrukcja połączenia z programem Compas LAN i import konfiguracji 1. Ustalamy ile komputerów będziemy wykorzystywać do użytkowania programów Compas LAN i EQU. Jeśli komputerów jest więcej niż jeden musimy
Instrukcja instalacji certyfikatu kwalifikowanego w programie Płatnik. wersja 1.8
Instrukcja instalacji certyfikatu kwalifikowanego w programie Płatnik wersja 1.8 Spis treści 1. INSTALACJA CERTYFIKATU Z KARTY KRYPTOGRAFICZNEJ W MAGAZYNIE SYSTEMOWYM... 3 Wczytanie danych z karty CryptoCERTUM...
Lista zadań nr 5. Ścieżka projektowa Realizacja każdego z zadań odbywać się będzie zgodnie z poniższą ścieżką projektową (rys.
Sterowanie procesami dyskretnymi laboratorium dr inż. Grzegorz Bazydło G.Bazydlo@iee.uz.zgora.pl, staff.uz.zgora.pl/gbazydlo Lista zadań nr 5 Zagadnienia stosowanie skończonych automatów stanów (ang. Finite
SimplySign logowanie i rejestracja na komputerze oraz dodanie certyfikatu do programu Płatnik
SimplySign logowanie i rejestracja na komputerze oraz dodanie certyfikatu do programu Płatnik 1. INSTALACJA CERTYFIKATU SIMPLY SIGN W MAGAZYNIE SYSTEMOWYM. W celu użytkowania certyfikatu SimplySign na
Programowanie sterowników przemysłowych / Jerzy Kasprzyk. wyd. 2 1 dodr. (PWN). Warszawa, Spis treści
Programowanie sterowników przemysłowych / Jerzy Kasprzyk. wyd. 2 1 dodr. (PWN). Warszawa, 2017 Spis treści Przedmowa 11 ROZDZIAŁ 1 Wstęp 13 1.1. Rys historyczny 14 1.2. Norma IEC 61131 19 1.2.1. Cele i
Realizacja bezpiecznego programowalnego sterownika logicznego z wykorzystaniem języków HDL
Realizacja bezpiecznego programowalnego sterownika logicznego z wykorzystaniem języków HDL Arkadiusz Bukowiec 1 Radosław Gąsiorek 2 Agnieszka Węgrzyn 3 Prezentowany referat przedstawia ogólną koncepcję
Instrukcja NAWIGACJA MEDIATEC 7 CALI
Instrukcja NAWIGACJA MEDIATEC 7 CALI KOD PRODUKTU T107/ T108 Przed pierwszym użyciem naładuj całkowicie GPS. Zmiana języka na polski ( jeśli nie jest ustawiony fabrycznie ) W urządzeniu Na ekranie głównym
Przykład połączenie z bazą danych
Instalacja BPEL... 1 Przykład połączenie z bazą danych... 2 Development... 2 Utwórz Aplikację i projekt o typie SOA... 2 Utwórz adapter do bazy danych... 4 Utwórz proces BPEL... 7 Połącz BPEL z adapterem
Systemy Czasu Rzeczywistego FPGA
01. Systemy Czasu Rzeczywistego FPGA 1 Systemy Czasu Rzeczywistego FPGA laboratorium: 06 autor: mgr inż. Mateusz Baran 01. Systemy Czasu Rzeczywistego FPGA 2 1 Spis treści FPGA... 1 1 Spis treści... 2
Informatyka I : Tworzenie projektu
Tworzenie nowego projektu w programie Microsoft Visual Studio 2013 Instrukcja opisuje w jaki sposób stworzyć projekt wykorzystujący bibliotekę winbgi2 w programie Microsoft Visual Studio 2013. 1. Otwórz
Synteza strukturalna
Synteza strukturalna Analizując algorytm pracy układu opisany siecią działań dobiera się: bloki funkcjonalne służące do przechowywania zmiennych, bloki operacyjne służące do wykonywania operacji występujących
CoDeSys 3 programowanie w języku drabinkowym LD
Notatka Aplikacyjna NA 03004PL Spis treści 1. Wstęp... 2 1.1. Wymagania programowe... 2 2. Tworzenie projektu i dodawanie programu w LD... 3 3. Organizacja okien dla języka LD... 5 4. Składnia języka LD
Podręcznik administratora Systemu SWD ST Instrukcja instalacji systemu
Podręcznik administratora Systemu SWD ST Instrukcja instalacji systemu (wersja 1.2 dla 2.5.x) Abakus Systemy Teleinformatyczne Sp. z o.o. 2018 Spis treści Wymagane narzędzia, moduły... 3 1. Instalacja
Makropolecenia w PowerPoint Spis treści
Makropolecenia w PowerPoint Spis treści Co to jest makro?... 2 Tworzenie prostego makropolecenia w PowerPoint... 2 Przypisywanie makropoleceń do wstążki.... 5 Zapisywanie prezentacji z makrem.... 7 ZADANIE...