Układy reprogramowalne i SoC Wprowadzenie
|
|
|
- Marek Domagała
- 6 lat temu
- Przeglądów:
Transkrypt
1 Wprowadzenie Prezentacja jest współfinansowana przez Unię Europejską w ramach Europejskiego Funduszu Społecznego w projekcie pt. Innowacyjna dydaktyka bez ograniczeń - zintegrowany rozwój Politechniki Łódzkiej zarządzanie Uczelnią, nowoczesna oferta edukacyjna i wzmacniania zdolności do zatrudniania osób niepełnosprawnych Prezentacja Prezentacja dystrybuowana dystrybuowana jest jest bezpłatnie bezpłatnie Politechnika Łódzka, ul. Żeromskiego Łódź, tel. (042) Projekt współfinansowany przez Unię116, Europejską w ramach Europejskiego Funduszu Społecznego
2 Wprowadzenie Postęp technologii Dzisiejsze układy scalone mogą zawierać setki milionów tranzystorów Tranzystory mają bramki o długości rzędu nanometrów Średnio co ok. 18 miesięcy liczba tranzystorów w układzie scalonym podwaja się - prawo Moore'a Konsekwencje Elementy uprzednio umieszczane na płytce drukowanej obecnie mogą zostać zintegrowane w postaci pojedynczego układu scalonego Stąd koncepcja System-on-Chip Od płytki drukowanej do SoC 2
3 Co to jest SoC SoC = sprzęt + oprogramowanie Sprzęt Wbudowany procesor "glue logic" Peryferia analogowe cyfrowe Pamięć Oprogramowanie System operacyjny, kompilator, symulator, sterowniki, stos protokołów, IDE 3
4 Współprojektowanie sprzętu i oprogramowania Sprzęt (ASIC, FPGA) Szybki Ale bardzo drogi Oprogramowanie (Procesor) Elastyczny Ale powolny Sprzęt + oprogramowanie = dobre rozwiązanie? 4
5 Aparat cyfrowy 5
6 Zalety SoC Mniej komponentów Koszt elementów Rozmiar i koszt płytki drukowanej Koszt montażu i testowania Mniej połączeń między układami Niezawodność Pobór mocy Projekt płytki, koszt jej produkcji i montażu Mniejsza objętość i waga systemu Większy stopień integracji Mniejszy koszt obudowy Niższe koszty transportu Mniejszy koszt układu przy dużej skali produkcji 6
7 7 System on Package System-on-Package (SoP) lub System-inPackage (SiP) to zaawansowane technologie obudów uzupełniające SoC.
8 SoPC System-on-a-Programmable Chip (SoPC) - termin wymyślony przez firmę Synopsys SoPC jest rozwiązaniem programowalnym przez użytkownika opartym na układach FPGA PR i programowanie wykonywane przez użytkownika Natychmiastowa produkcja prototypu Natychmiastowe rozpoczęcie masowej produkcji Brak kosztów NRE (Non-recurring engineering) Testy produkcyjne wykonywane przez producenta układów programowalnych Oszczędość czasu i zasobów w procesie projektowania Szybkie i tanie modyfikacje 8
9 9 SoC a SoPC Wytwarzanie SoC jest kosztowne Coraz kosztowniejsze fabryki Wzrastające koszty masek i precyzyjnej litografii Dostawcy koncentrują się na dużych klientach z duzymi zamówieniami Niewiele dostępnych usług MPW (Multi-Project Wafer) obniżających koszt prototypowania Błędy kosztują dużo pieniędzy i czasu Cykl prototypowania na pełnym waflu krzemowym może sięgać nawet 500, M Rozwiązania typu FPGA ewoluują Rdzenie procesorów wewnątrz układów Pojemność wielu milionów bramek Platformy SoC oparte na FPGA rozpowszechniają się coraz bardziej
10 Koszt wybudowania fabryki półprzewodników 10
11 11 Koszt wyprodukowania zestawu masek 1400 Proces (µ m) Koszt pojedynczej maski ($K) Liczba masek Koszt zestawu masek ($K) , Źródło: easic
12 12 Perspektywa historyczna Transistors ICs (General) SRAMs DRAMs Microprocessors SPLDs CPLDs ASICs FPGAs Rysunek: Maxfield C., "The Design Warrior's Guide to FPGAs"
13 Klasyfikacja układów ASIC ASIC FULL-CUSTOM ASIC = Application Specific Integrated Circuit SEMI-CUSTOM CELL-BASED STANDARD CELLS COMPILED CELLS ARRAY-BASED MACRO CELLS CUSTOM ROUTING (GATE ARRAYS) FIELD PROGRAMMABLE PLDs FPGAs 13
14 Field Engineer 14
15 15 Technologia CMOS Obecnie najpowszechniejszą technologią produkcji układów scalonych jest technologia CMOS (Complementary Metal-Oxide-Semiconductor) Zapewnia mały pobór prądu w stanie statycznym Moc rozpraszana proporcjonalna do częstotliwości i kwadratu napięcia zasilania Prędkość wzrasta ze wzrostem napięcia zasilania i spadkiem temperatury Tranzystory MOS mają izolowaną bramkę Stanowią obciążenie pojemnościowe
16 Tranzystor MOS Bramka polikrzemowa Warstwa dielektryka Elektroda metalowa Wyspy drenu i źródła Podłoże półprzewodnikowe 16
17 17 NMOS jako przełącznik + 3.3V + 3.3V
18 18 PMOS jako przełącznik + 3.3V + 3.3V
19 Inwerter CMOS TL VDD PMOS Vi Vo TD NMOS 19
20 20 Bramki CMOS: NAND oraz NOR A B A Y=AB Y=A+B B
21 21 Bramka transmisyjna CMOS C C C VDD in out in out in out VSS C C C
22 22 Inwerter trójstanowy C C C in out in out C C in out C
23 Przerzutnik wyzwalany poziomem C D Q C C Q C D C C Q Q c) D Q 23
24 Przerzutnik wyzwalany zboczem master D C M slave Q C D C C D Q Q M Q 24
25 25 Wired NOR VDD VDD out in1 out in1 in2
26 26 Układ programowalny Logic 1 Potential links a Pull-up resistors NOT b AND NOT Rysunek: Maxfield C., "The Design Warrior's Guide to FPGAs" y = 1 (N/A)
27 27 Technologia "fuses" Fuses Logic 1 Fat a Pull-up resistors Faf NOT Fbt b AND Fbf NOT Rysunek: Maxfield C., "The Design Warrior's Guide to FPGAs" y = 0 (N/A)
28 28 Przykład zaprogramowanego układu Logic 1 Fat a Pull-up resistors NOT b AND Fbf NOT Rysunek: Maxfield C., "The Design Warrior's Guide to FPGAs" y = a!b
29 29 Technologia "Antifuse" Unprogrammed antifuses a Logic 1 Pull-up resistors NOT b AND NOT Rysunek: Maxfield C., "The Design Warrior's Guide to FPGAs" y = 1 (N/A
30 30 Przykład zaprogramowanego układu Programmed antifuses a Logic 1 Pull-up resistors NOT b AND NOT Rysunek: Maxfield C., "The Design Warrior's Guide to FPGAs" y =!a b
31 Technologia "Antifuse" Amorph ous silico n co lumn Polysilicon via Meta l Oxide Meta l Su bstrate (a) Before programming Rysunek: Maxfield C., "The Design Warrior's Guide to FPGAs" (b) After programming 31
32 Programowanie maską Logic 1 Mask-programmed connection Pull-up resistor Row (word) line Transistor Logic 0 Column (data) line Rysunek: Maxfield C., "The Design Warrior's Guide to FPGAs" 32
33 PROM (Programowalny ROM) Logic 1 Fusible link Pull-up resistor Row (word) line Transistor Logic 0 Column (data) line Rysunek: Maxfield C., "The Design Warrior's Guide to FPGAs" 33
34 34 EPROM (Eraseable Programmable ROM) Source terminal Control gate terminal Drain terminal Source terminal Control gate terminal Drain terminal control gate Silicon dioxide control gate source drain Silicon substrate (a) Standard MOS transistor Rysunek: Maxfield C., "The Design Warrior's Guide to FPGAs" floating gate source drain (b) EPROM transistor
35 Układy oparte na EPROM Logic 1 Pull-up resistor Row (word) line EPROM Transistor Logic 0 Column (data) line Rysunek: Maxfield C., "The Design Warrior's Guide to FPGAs" 35
36 Technologia E2PROM Norma l MOS tra n sisto r E2PROM Cell Rysunek: Maxfield C., "The Design Warrior's Guide to FPGAs" E 2P RO M tra n sisto r 36
37 Technologia oparta na pamięci statycznej SRAM Rysunek: Maxfield C., "The Design Warrior's Guide to FPGAs" 37
38 Podsumowanie technologii układów programowalnych Technology Symbol Predominantly associated with... Fusible-link SPLDs Antifuse FPGAs EPROM SPLDs and CPLDs E2PROM/ FLASH SPLDs and CPLDs (some FPGAs) SRAM SRAM FPGAs (some CPLDs) Rysunek: Maxfield C., "The Design Warrior's Guide to FPGAs" 38
39 PLD (Programmable Logic Devices) Pierwsze układy programowalne nosiły nazwę PLD Wyróżnia się dwie grupy układów PLD: SPLDs : Simple PLDs CPLDs: Complex PLDs Pierwszy układ programowalny (PROM) wyprodukowany w latach 70tych CPLD późne lata 70-te i wczesne 80-te PLDs SPLDs PROM s PLAs CPLDs PALs GALs Rysunek: Maxfield C., "The Design Warrior's Guide to FPGAs" etc. 39
40 40 PROM (Programmable ROM) Najprostszy PLD Predefiniowana macierz AND, programowalna macierz OR b c Predefined link Programmable link Address 0 Address 1 Address 2 Address 3 Address 4 Address 5 Address 6 Address 7!a!b!c!a!b c Programmable OR array a!a b!c!a b c a!b!c a!b c a b!c a b c a!a b!b c!c l l l Predefined AND array w x y Rysunek: Maxfield C., "The Design Warrior's Guide to FPGAs"
41 Zaprogramowany PROM b c Predefined link Programmable link Address 0 Address 1 Address 2 Address 3 Address 4 Address 5 Address 6 Address 7!a!b!c!a!b c Programmable OR array a!a b!c!a b c a!b!c a!b c a b!c a b c a!a b!b c!c l l l Predefined AND array w x y w = (a b) x =!(a b) Rysunek: Maxfield C., "The Design Warrior's Guide to FPGAs" y = (a b) ^ c 41
42 42 PLA (Programmable Logic Array) Programowalna macierz OR i AND b c Predefined link Programmable link N/A N/A N/A a!a b!b c!c l l l Predefined AND array w x y Rysunek: Maxfield C., "The Design Warrior's Guide to FPGAs" Programmable OR array a
43 Zaprogramowany układ PLA b c Predefined link Programmable link a b c a c!b!c x = (a b c) (!b!c) y = (a b c) Rysunek: Maxfield C., "The Design Warrior's Guide to FPGAs" l w = (a c) (!b!c) l Predefined AND array l a!a b!b c!c w x y Programmable OR array a 43
44 44 PAL (Programmable Array Logic), GAL (Generic Array Logic) Przeciwieństwo PROM Programowalna macierz AND, predefiniowana macierz OR a b c Predefined link Programmable link Predefined OR array l l Programmable AND array l a!a b!b c!c w x y Rysunek: Maxfield C., "The Design Warrior's Guide to FPGAs"
45 CPLD Macierz PLD Programowalne globalne połączenia 45
46 FPGA Trzy główne elementy: Configurable Logic Blocks (CLB) Programowalne układy wejścia/wyjścia Programowalne połączenia 46
47 47 CLB Slice Każdy slice zawiera dwie komórki logiczne Slice 16-bit SR Logic Cell (LC) 16x1 RAM 16-bit SR 4-input LUT LUT 16-bit SR 16x1 RAM MUX REG Logic Cell (LC) 4-input LUT y mux flip-flop q e clock 16x1 RAM 4-input LUT LUT a b c d clock enable set/reset MUX REG Rysunek: Maxfield C., "The Design Warrior's Guide to FPGAs"
48 48 LUT (Look-Up Table) a b c Truth table y = (a b)!c y a b c y Programmed LUT SRAM cells :1 Multiplexer Required function 111 ab c Rysunek: Maxfield C., "The Design Warrior's Guide to FPGAs" y
49 Wiodący producenci FPGA Xilinx Inc. Altera Corp. Atmel Corp. Lattice Semiconductor Corp. Actel Corp. QuickLogic Corp. 49
50 50 Rynek FPGA Q PLD Segment Actel Lattice 5% 7% FPGA Sub-Segment Xilinx QuickLogic: 2% Other: 2% 58% 33% 51% 31% Altera Xilinx Altera 11% All Others
51 Xilinx Główne produkty: układy FPGA i oprogramowanie do ich projektowania Firma nie posiada własnej fabryki półprzewodników Produkuje swoje układy w fabrykach: UMC (Taiwan) Xilinx jest udziałowcem w UMC od 1996 Seiko Epson (Japan) TSMC (Taiwan) 51
52 Rodziny FPGA firmy Xilinx Przestarzałe rodziny XC3000, XC4000, XC5200 Stare technologie 0.5µm, 0.35µm i 0.25µm. Nie zalecane dla nowych projektów. Tanie rodziny Spartan/XL pochodna XC4000 Spartan-II pochodna Virtex Spartan-IIE pochodna Virtex-E Spartan-3, Spartan 3E, Spartan 3L Wydajne rodziny Virtex (220 nm) Virtex-E, Virtex-EM (180 nm) Virtex-II, Virtex-II PRO (130 nm) Virtex-4 (90 nm) Virtex 5 (65 nm) 52
53 Podejścia do zagadnienia projektowania Narysować schemat Narysować diagram stanów Opisać w języku opisu sprzętu (VHDL*, Verilog,...) Narysować maski *VHDL - Very High Speed Integrated Circuits Hardware Description Language 53
54 Narysować schemat 54
55 Narysować diagram stanów 55
56 Opisać w języku opisu sprzętu 56
57 Narysować maski układu scalonego 57
58 Narysować maski układu scalonego 58
59 Narysować maski układu scalonego 59
60 Wprowadzenie Prezentacja jest współfinansowana przez Unię Europejską w ramach Europejskiego Funduszu Społecznego w projekcie pt. Innowacyjna dydaktyka bez ograniczeń - zintegrowany rozwój Politechniki Łódzkiej zarządzanie Uczelnią, nowoczesna oferta edukacyjna i wzmacniania zdolności do zatrudniania osób niepełnosprawnych Prezentacja Prezentacja dystrybuowana dystrybuowana jest jest bezpłatnie bezpłatnie Politechnika Łódzka, ul. Żeromskiego Łódź, tel. (042) Projekt współfinansowany przez Unię116, Europejską w ramach Europejskiego Funduszu Społecznego
FPGA, CPLD, SPLD. Synteza systemów reprogramowalnych 1/27. dr inż. Mariusz Kapruziak mkapruziak@wi.ps.pl pok. 107, tel. 449 55 44
Synteza systemów reprogramowalnych /27 dr inż. Mariusz Kapruziak mkapruziak@wi.ps.pl pok. 07, tel. 449 55 44 FPGA, CPLD, SPLD 945 950 955 960 965 970 975 980 985 990 995 2000 0 D CLK update v cur Q Q 0
Programowalne Układy Logiczne. Wykład I dr inż. Paweł Russek
Programowalne Układy Logiczne Wykład I dr inż. Paweł Russek Literatura www.actel.com www.altera.com www.xilinx.com www.latticesemi.com Field Programmable Gate Arrays J.V. Oldfield, R.C. Dorf Field Programable
Cyfrowe układy scalone
Cyfrowe układy scalone Ryszard J. Barczyński, 2012 Politechnika Gdańska, Wydział FTiMS, Katedra Fizyki Ciała Stałego Materiały dydaktyczne do użytku wewnętrznego Publikacja współfinansowana ze środków
Cyfrowe układy scalone
Cyfrowe układy scalone Ryszard J. Barczyński, 2010 2015 Politechnika Gdańska, Wydział FTiMS, Katedra Fizyki Ciała Stałego Materiały dydaktyczne do użytku wewnętrznego Cyfrowe układy scalone Układy cyfrowe
Układy reprogramowalne i SoC Implementacja w układach FPGA
Układy reprogramowalne i SoC Implementacja w układach FPGA Prezentacja jest współfinansowana przez Unię Europejską w ramach Europejskiego Funduszu Społecznego w projekcie pt. Innowacyjna dydaktyka bez
MIKROELEKTRONIKA [gr.], dział. elektroniki zajmujący się działaniem, konstrukcją Fifth i technologią Level układów scalonych.
![MIKROELEKTRONIKA [gr.], dział. elektroniki zajmujący się działaniem, konstrukcją Fifth i technologią Level układów scalonych.](/thumbs/69/61366958.jpg "MIKROELEKTRONIKA [gr.], dział. elektroniki zajmujący się działaniem, konstrukcją Fifth i technologią Level układów scalonych.")
Click Co to to jest edit mikroelektronika Master title style Click to edit Master text styles Second Level MIKROELEKTRONIKA [gr.], dział Third Level elektroniki zajmujący się działaniem, Fourth Level konstrukcją
Elementy cyfrowe i układy logiczne
Elementy cyfrowe i układy logiczne Wykład 5 Legenda Procedura projektowania Podział układów VLSI 2 1 Procedura projektowania Specyfikacja Napisz, jeśli jeszcze nie istnieje, specyfikację układu. Opracowanie
Układy FPGA. Programowalne Układy Cyfrowe dr inż. Paweł Russek
Układy FPGA Programowalne Układy Cyfrowe dr inż. Paweł Russek Program wykładu Geneza Technologia Struktura Funktory logiczne, sieć połączeń, bloki we/wy Współczesne układy FPGA Porównanie z ASIC Literatura
Technika Cyfrowa 2 wykład 1: programowalne struktury logiczne - wprowadzenie
Technika Cyfrowa 2 wykład 1: programowalne struktury logiczne - wprowadzenie Dr inż. Jacek Mazurkiewicz Katedra Informatyki Technicznej e-mail: Jacek.Mazurkiewicz@pwr.edu.pl Sprawy formalne konsultacje,
Technika Cyfrowa 2 wykład 4: FPGA odsłona druga technologie i rodziny układów logicznych
Technika Cyfrowa 2 wykład 4: FPGA odsłona druga technologie i rodziny układów logicznych Dr inż. Jacek Mazurkiewicz Katedra Informatyki Technicznej e-mail: Jacek.Mazurkiewicz@pwr.edu.pl Elementy poważniejsze
Cyfrowe układy scalone
Ryszard J. Barczyński, 2 25 Politechnika Gdańska, Wydział FTiMS, Katedra Fizyki Ciała Stałego Materiały dydaktyczne do użytku wewnętrznego Układy cyfrowe stosowane są do przetwarzania informacji zakodowanej
ZASTOSOWANIA UKŁADÓW FPGA W ALGORYTMACH WYLICZENIOWYCH APPLICATIONS OF FPGAS IN ENUMERATION ALGORITHMS
inż. Michał HALEŃSKI Wojskowy Instytut Techniczny Uzbrojenia ZASTOSOWANIA UKŁADÓW FPGA W ALGORYTMACH WYLICZENIOWYCH Streszczenie: W artykule przedstawiono budowę oraz zasadę działania układów FPGA oraz
Ogólny schemat inwertera MOS
Ogólny schemat inwertera MOS Obciążenie V i V o Sterowanie Rodzaje cyfrowych układów scalonych MOS Układy cyfrowe MOS PMOS NMOS MOS BiMOS z obciążeniem zubożanym z obciążeniem wzbogacanym statyczne dynamiczne
Układy programowalne
Układy programowalne SPLD, CPLD, FPGA Podział układów programowalnych Procesory strukturalne Procesor Procesory proceduralne ASIC/ASSP PLD mikroprocesor mikrokontroler SPLD CPLD FPGA PROM, PLE, PLA, PAL,
Układy programowalne. Wykład z ptc część 5
Układy programowalne Wykład z ptc część 5 Pamięci ROM Pamięci stałe typu ROM (Read only memory) umożliwiają jedynie odczytanie informacji zawartej w strukturze pamięci. Działanie: Y= X j *cs gdzie j=linia_pamięci(a).
Układy reprogramowalne i SoC Język VHDL (część 4)
Język VHDL (część 4) Prezentacja jest współfinansowana przez Unię Europejską w ramach Europejskiego Funduszu Społecznego w projekcie pt. Innowacyjna dydaktyka bez ograniczeń - zintegrowany rozwój Politechniki
PROGRAMMABLE DEVICES UKŁADY PROGRAMOWALNE
Paweł Bogumił BRYŁA IV rok Koło Naukowe Techniki Cyfrowej Dr inŝ. Wojciech Mysiński opiekun naukowy PROGRAMMABLE DEVICES UKŁADY PROGRAMOWALNE Keywords: PAL, PLA, PLD, CPLD, FPGA, programmable device, electronic
Pamięci RAM i ROM. Pamięć RAM 2. R. J. Baker, "CMOS Circuit Design, Layout, and Simulation", Wiley-IEEE Press, 2 wyd (C mbit.
Pamięci RAM i ROM R. J. Baker, "CMOS Circuit Design, Layout, and Simulation", Wiley-IEEE Press, 2 wyd. 2007 Pamięć RAM 2 (C mbit ) C col_array DRAM cell circuit Schematic of DRAM 4 4 array-section B. El-Kareh,
5. PROGRAMOWALNE UKŁADY LOGICZNE
5. PROGRAMOWALNE UKŁADY LOGICZNE 5.1. Wstęp: Cyfrowe układy scalone Dwa podstawowe kryteria klasyfikacji ilość bramek w układzie (złożoność układu, tzw. stopień integracji), technologia wykonania. 5.1.1.
PROJEKTOWANIE UKŁADÓW VLSI
prof. dr hab. inż. Andrzej Kos Tel. 34.35, email: kos@uci.agh.edu.pl Pawilon C3, pokój 505 PROJEKTOWANIE UKŁADÓW VLSI Forma zaliczenia: egzamin Układy VLSI wczoraj i dzisiaj Pierwszy układ scalony -
Układy programowalne. Wykład z ptc część 5
Układy programowalne Wykład z ptc część 5 Pamięci ROM Pamięci stałe typu ROM (Read only memory) umożliwiają jedynie odczytanie informacji zawartej w strukturze pamięci. Działanie: Y= X j *cs gdzie j=linia(a).
Elektronika cyfrowa i mikroprocesory. Dr inż. Aleksander Cianciara
Elektronika cyfrowa i mikroprocesory Dr inż. Aleksander Cianciara Sprawy organizacyjne Warunki zaliczenia Lista obecności Kolokwium końcowe Ocena końcowa Konsultacje Poniedziałek 6:-7: Kontakt Budynek
Krótkie przypomnienie
Krótkie przypomnienie x i ={,} y i ={,} w., p. Bramki logiczne czas propagacji Odpowiedź na wyjściu bramki następuje po pewnym, charakterystycznym dla danego układu czasie od momentu zmiany sygnałów wejściowych.
Temat: Pamięci. Programowalne struktury logiczne.
Temat: Pamięci. Programowalne struktury logiczne. 1. Pamięci są układami służącymi do przechowywania informacji w postaci ciągu słów bitowych. Wykonuje się jako układy o bardzo dużym stopniu scalenia w
Projektowanie układów FPGA. Żródło*6+.
Projektowanie układów FPGA Żródło*6+. Programowalne układy logiczne W elektronice cyfrowej funkcjonują dwa trendy rozwoju: Specjalizowane układy scalone ASIC (ang. Application Specific Integrated Circuits)
METODY ZINTEGROWANEGO PROJEKTOWANIA SPRZĘTU I OPROGRAMOWANIA Z WYKORZYSTANIEM NOWOCZESNYCH UKŁADÓW PROGRAMOWALNYCH
METODY ZINTEGROWANEGO PROJEKTOWANIA SPRZĘTU I OPROGRAMOWANIA Z WYKORZYSTANIEM NOWOCZESNYCH UKŁADÓW PROGRAMOWALNYCH Arkadiusz Bukowiec mgr inż. Agnieszka Węgrzyn Instytut Informatyki i Elektroniki, Uniwersytet
Technika Cyfrowa 2. Wykład 1: Programowalne układy logiczne
Technika Cyfrowa Wykład : Programowalne układy logiczne dr inż Jarosław Sugier JaroslawSugier@pwrwrocpl II pok C- J Sugier TC - Treść wykładu w tym semestrze: I Programowalne układy logiczne II Architektura
POLITECHNIKA WARSZAWSKA Wydział Elektroniki i Technik Informacyjnych Instytut Telekomunikacji Zakład Podstaw Telekomunikacji.
POLITECHNIKA WARSZAWSKA Wydział Elektroniki i Technik Informacyjnych Instytut Telekomunikacji Zakład Podstaw Telekomunikacji Kamil Krawczyk Koło Naukowe Układów Cyfrowych Układy cyfrowe (dlaczego?) Idea
Systemy na Chipie. Robert Czerwiński
Systemy na Chipie Robert Czerwiński Cel kursu Celem kursu jest zapoznanie słuchaczy ze współczesnymi metodami projektowania cyfrowych układów specjalizowanych, ze szczególnym uwzględnieniem układów logiki
Ogólny schemat inwertera MOS
Ogólny schemat inwertera MOS Obciążenie V i Sterowanie Katedra Mikroelektroniki i Technik Informatycznych (DMS), Politechnika Łódzka (TUL) 1 Rodzaje cyfrowych układów scalonych MOS Układy cyfrowe MOS PMOS
Programowalne scalone układy cyfrowe PLD, CPLD oraz FPGA
Programowalne scalone układy cyfrowe PLD, CPLD oraz FPGA Ogromną rolę w technice cyfrowej spełniają układy programowalne, często określane nazwą programowalnych modułów logicznych lub krótko hasłem FPLD
Układy cyfrowe w technologii CMOS
Projektowanie układów VLSI Układy cyfrowe w technologii MOS ramki bramki podstawowe bramki złożone rysowanie topografii bramka transmisyjna Przerzutniki z bramkami transmisyjnymi z bramkami zwykłymi dr
Wielokontekstowy sterownik programowalny przyszłości wykorzystujący układy programowalne psoc
Wielokontekstowy sterownik programowalny przyszłości wykorzystujący układy programowalne psoc Dariusz Kania* Celem artykułu jest przedstawienie koncepcji działania wielokontekstowego sterownika przemysłowego
Elektronika i techniki mikroprocesorowe
Elektronika i techniki mikroprocesorowe Technika cyfrowa ZłoŜone one układy cyfrowe Katedra Energoelektroniki, Napędu Elektrycznego i Robotyki Wydział Elektryczny, ul. Krzywoustego 2 PLAN WYKŁADU idea
Układy scalone. wstęp układy hybrydowe
Układy scalone wstęp układy hybrydowe Ryszard J. Barczyński, 2012 Politechnika Gdańska, Wydział FTiMS, Katedra Fizyki Ciała Stałego Materiały dydaktyczne do użytku wewnętrznego Publikacja współfinansowana
Pamięci RAM i ROM. R. J. Baker, "CMOS Circuit Design, Layout, and Simulation", Wiley-IEEE Press, 2 wyd. 2007
Pamięci RAM i ROM R. J. Baker, "CMOS Circuit Design, Layout, and Simulation", Wiley-IEEE Press, 2 wyd. 2007 Tranzystor MOS z długim kanałem kwadratowa aproksymacja charakterystyk 2 W triodowym, gdy W zakresie
Język opisu sprzętu VHDL
Język opisu sprzętu VHDL dr inż. Adam Klimowicz Seminarium dydaktyczne Katedra Mediów Cyfrowych i Grafiki Komputerowej Informacje ogólne Język opisu sprzętu VHDL Przedmiot obieralny dla studentów studiów
Wprowadzenie do techniki Cyfrowej i Mikroelektroniki
Wprowadzenie do techniki Cyfrowej i Mikroelektroniki Małgorzata Napieralska Katedra Mikroelektroniki i Technik Informatycznych tel. 26-55 mnapier@dmcs.p.lodz.pl Literatura W. Marciniak Przyrządy półprzewodnikowe
4. Wpisz do tabeli odpowiednie oznaczenia ukladów: PAL, PLA, PLE
1. Uzupelnij zapis ukladów CPLD rodziny XC9500XL: a. makrokomórka ma standardowa liczbe iloczynów - b. blok funkcyjny ma calkowita liczbe przerzutników - c. kazda makrokomórka ma liczbe przerzutników -
Architektura komputerów
Wykład jest przygotowany dla IV semestru kierunku Elektronika i Telekomunikacja. Studia I stopnia Dr inż. Małgorzata Langer Architektura komputerów Prezentacja multimedialna współfinansowana przez Unię
Logiczne układy bistabilne przerzutniki.
Przerzutniki spełniają rolę elementów pamięciowych: -przy pewnej kombinacji stanów na pewnych wejściach, niezależnie od stanów innych wejść, stany wyjściowe oraz nie ulegają zmianie; -przy innej określonej
MODEL KOMÓRKI UKŁADU FPGA ZBUDOWANEGO W OPARCIU O BRAMKI PRĄDOWE
MODEL KOMÓRKI UKŁADU FPGA ZBUDOWANEGO W OPARCIU O BRAMKI PRĄDOWE Oeg Maslennikow, Robert Berezowski, Przemysław Sołtan Politechnika Koszalińska, Wydział Elektroniki, ul. Partyzantów 17, 75-411 Koszalin
Katedra Mikroelektroniki i Technik Informatycznych
Katedra Mikroelektroniki i Technik Informatycznych Bloki obieralne na kierunku Mechatronika rok akademicki 2013/2014 ul. Wólczańska 221/223, budynek B18 www.dmcs.p.lodz.pl Nowa siedziba Katedry 2005 2006
Układy scalone i elementy systemów mikroelektromechanicznych (MEMS)
Układy scalone i elementy systemów mikroelektromechanicznych (MEMS) Układy scalone Układ scalony - mikrominiaturowy układ elektroniczny, w którym wszystkie lub część elementów wraz z połączeniami są wykonane
Kierunek Inżynieria Akustyczna, V rok Programowalne Układy Cyfrowe. Platforma sprzętowa. Rajda & Kasperek 2014 Katedra Elektroniki AGH 1
Kierunek Inżynieria Akustyczna, V rok Programowalne Układy Cyfrowe Platforma sprzętowa Rajda & Kasperek 2014 Katedra Elektroniki AGH 1 Program wykładu Architektura układów FPGA Rodzina Xilinx Spartan-6
Ochrona własności intelektualnej projektów w układach FPGA poprzez szyfrowanie danych konfiguracyjnych
Ochrona własności intelektualnej projektów w układach FPGA poprzez szyfrowanie danych konfiguracyjnych (Na przykładzie projektowania układów sterujacych) Grzegorz Łabiak i Marek Węgrzyn Instytut Informatyki
Mikrosystemy Wprowadzenie. Prezentacja jest współfinansowana przez Unię Europejską w ramach Europejskiego Funduszu Społecznego w projekcie pt.
Mikrosystemy Wprowadzenie Prezentacja jest współfinansowana przez Unię Europejską w ramach Europejskiego Funduszu Społecznego w projekcie pt. Innowacyjna dydaktyka bez ograniczeń - zintegrowany rozwój
Programowalne układy logiczne
Programowalne układy logiczne Wstęp Szymon Acedański Marcin Peczarski Instytut Informatyki Uniwersytetu Warszawskiego 12 października 2015 Co to jest programowalny układ logiczny? PLD (ang. programmable
Architektura komputerów Wprowadzenie do algorytmów
Wprowadzenie do algorytmów Prezentacja jest współfinansowana przez Unię Europejską w ramach Europejskiego Funduszu Społecznego w projekcie pt. Innowacyjna dydaktyka bez ograniczeń - zintegrowany rozwój
Zaawansowane programowanie w języku C++ Zarządzanie pamięcią w C++
Zaawansowane programowanie w języku C++ Zarządzanie pamięcią w C++ Prezentacja jest współfinansowana przez Unię Europejską w ramach Europejskiego Funduszu Społecznego w projekcie pt. Innowacyjna dydaktyka
Cyfrowe układy kombinacyjne. 5 grudnia 2013 Wojciech Kucewicz 2
Cyfrowe układy kombinacyjne 5 grudnia 2013 Wojciech Kucewicz 2 Cyfrowe układy kombinacyjne X1 X2 X3 Xn Y1 Y2 Y3 Yn Układy kombinacyjne charakteryzuje funkcja, która każdemu stanowi wejściowemu X i X jednoznacznie
Tranzystor jako element cyfrowy
Temat i plan wykładu Tranzystor jako element cyfrowy 1. Wprowadzenie 2. Tranzystor jako łącznik 3. Inwerter tranzystorowy 4. Charakterystyka przejściowa 5. Odporność na zakłócenia 6. Definicja czasów przełączania
Zbudować 2wejściową bramkę (narysować schemat): a) NANDCMOS, b) NORCMOS, napisać jej tabelkę prawdy i wyjaśnić działanie przy pomocy charakterystyk
Zbudować 2wejściową bramkę (narysować schemat): a) NANDCMOS, b) NORCMOS, napisać jej tabelkę prawdy i wyjaśnić działanie przy pomocy charakterystyk przejściowych użytych tranzystorów. NOR CMOS Skale integracji
Podstawy elektroniki cyfrowej dla Inżynierii Nanostruktur. Piotr Fita
Podstawy elektroniki cyfrowej dla Inżynierii Nanostruktur Piotr Fita Elektronika cyfrowa i analogowa Układy analogowe - przetwarzanie sygnałów, których wartości zmieniają się w sposób ciągły w pewnym zakresie
Zaawansowane programowanie w języku C++ Programowanie obiektowe
Zaawansowane programowanie w języku C++ Programowanie obiektowe Prezentacja jest współfinansowana przez Unię Europejską w ramach Europejskiego Funduszu Społecznego w projekcie pt. Innowacyjna dydaktyka
Systemy wbudowane. Układy programowalne
Systemy wbudowane Układy programowalne Układy ASIC Application Specific Integrated Circuits Podstawowy rozdział cyfrowych układów scalonych: Wielkie standardy: standardowe, uniwersalne elementy o strukturze
Pamięci RAM i ROM. R. J. Baker, "CMOS Circuit Design, Layout, and Simulation", Wiley-IEEE Press, 2 wyd. 2007
Pamięci RAM i ROM R. J. Baker, "CMOS Circuit Design, Layout, and Simulation", Wiley-IEEE Press, 2 wyd. 2007 Tranzystor MOS z długim kanałem kwadratowa aproksymacja charakterystyk 2 W triodowym, gdy W zakresie
Bezpieczeństwo informacji oparte o kryptografię kwantową
WYŻSZA SZKOŁA BIZNESU W DĄBROWIE GÓRNICZEJ WYDZIAŁ ZARZĄDZANIA INFORMATYKI I NAUK SPOŁECZNYCH Instrukcja do laboratorium z przedmiotu: Bezpieczeństwo informacji oparte o kryptografię kwantową Instrukcja
Układy zegarowe w systemie mikroprocesorowym
Układy zegarowe w systemie mikroprocesorowym 1 Sygnał zegarowy, sygnał taktujący W każdym systemie mikroprocesorowym jest wymagane źródło sygnałów zegarowych. Wszystkie operacje wewnątrz jednostki centralnej
Opis przedmiotu zamówienia
Opis przedmiotu zamówienia Stanowiska do badań algorytmów sterowania interfejsów energoelektronicznych zasobników energii bazujących na układach programowalnych FPGA. Stanowiska laboratoryjne mają służyć
Programowalne układy logiczne kod kursu: ETD Wprowadzenie do techniki FPGA W mgr inż. Maciej Rudek dr inż.
Programowalne układy logiczne kod kursu: ETD008270 Wprowadzenie do techniki FPGA W1 3.03.2017 mgr inż. Maciej Rudek dr inż. Daniel Kopiec Informacje Prowadzący: Konsultacje: Strona kursu: mgr inż. Maciej
Architektura komputerów Historia systemów liczących
Historia systemów liczących Prezentacja jest współfinansowana przez Unię Europejską w ramach Europejskiego Funduszu Społecznego w projekcie pt. Innowacyjna dydaktyka bez ograniczeń - zintegrowany rozwój
Spis treœci. Co to jest mikrokontroler? Kody i liczby stosowane w systemach komputerowych. Podstawowe elementy logiczne
Spis treści 5 Spis treœci Co to jest mikrokontroler? Wprowadzenie... 11 Budowa systemu komputerowego... 12 Wejścia systemu komputerowego... 12 Wyjścia systemu komputerowego... 13 Jednostka centralna (CPU)...
Podstawowe bramki logiczne
Temat i plan wykładu Podstawowe bramki logiczne 1. Elementarne funkcje logiczne, symbole 2. Struktura bramek bipolarnych, CMOS i BiCMOS 3. Parametry bramek 4. Rodziny układów cyfrowych 5. Elastyczność
RODZAJE PAMIĘCI RAM. Cz. 1
RODZAJE PAMIĘCI RAM Cz. 1 1 1) PAMIĘĆ DIP DIP (ang. Dual In-line Package), czasami nazywany DIL - w elektronice rodzaj obudowy elementów elektronicznych, głównie układów scalonych o małej i średniej skali
Technika Cyfrowa 1. Wykład 8: Cyfrowe układy scalone V CYFROWE UKŁADY SCALONE. dr inż. Jarosław Sugier IIAR, pok.
V CYFROWE UKŁDY SCLONE Technika Cyfrowa 1 1 Parametry 1.1 Parametry statyczne Wykład 8: Cyfrowe układy scalone Przyjmujemy logikę dodatnią napięcie zasilające U cc > 0 0 log. ~ 0 V, 1 log. ~ U cc Rodzina
Różnicowe układy cyfrowe CMOS
1 Różnicowe układy cyfrowe CMOS Różnicowe układy cyfrowe CMOS 2 CVSL (Cascode Voltage Switch Logic) Różne nazwy: CVSL - Cascode Voltage Switch Logic DVSL - Differential Cascode Voltage Switch Logic 1 Cascode
Komputerowe systemy wspomagania projektowania układów cyfrowych
Komputerowe systemy wspomagania projektowania układów cyfrowych Mariusz Rawski rawski@tele.pw.edu.pl www.zpt.tele.pw.edu.pl/~rawski/ Z Mariusz Rawski 1 Rozwój technologii Z Logic ransistors per Chip 10000M
Elementy cyfrowe i układy logiczne
Elementy cyfrowe i układy logiczne Wykład 4 Legenda Podział układów logicznych Układy cyfrowe, układy scalone Synteza logiczna Układy TTL, CMOS 2 1 Podział układów Układy logiczne kombinacyjne sekwencyjne
Zaawansowane programowanie w języku C++ Wyjątki
Zaawansowane programowanie w języku C++ Wyjątki Prezentacja jest współfinansowana przez Unię Europejską w ramach Europejskiego Funduszu Społecznego w projekcie pt. Innowacyjna dydaktyka bez ograniczeń
Tranzystory polowe FET(JFET), MOSFET
Tranzystory polowe FET(JFET), MOSFET Ryszard J. Barczyński, 2012 Politechnika Gdańska, Wydział FTiMS, Katedra Fizyki Ciała Stałego Materiały dydaktyczne do użytku wewnętrznego Publikacja współfinansowana
Architektura komputerów Reprezentacja liczb. Kodowanie rozkazów.
Architektura komputerów Reprezentacja liczb. Kodowanie rozkazów. Prezentacja jest współfinansowana przez Unię Europejską w ramach Europejskiego Funduszu Społecznego w projekcie pt. Innowacyjna dydaktyka
Elementy cyfrowe i układy logiczne
Element cfrowe i układ logiczne Wkład 6 Legenda Technika cfrowa. Metod programowania układów PLD Pamięć ROM Struktura PLA Struktura PAL Przkład realizacji 3 4 5 6 7 8 Programowanie PLD po co? ustanowić
Układy reprogramowalne i SoC Specjalizowane moduły FPGA
Specjalizowane moduły FPGA Prezentacja jest współfinansowana przez Unię Europejską w ramach Europejskiego Funduszu Społecznego w projekcie pt. Innowacyjna dydaktyka bez ograniczeń - zintegrowany rozwój
Zaawansowane programowanie w języku C++ Klasy w C++
Zaawansowane programowanie w języku C++ Klasy w C++ Prezentacja jest współfinansowana przez Unię Europejską w ramach Europejskiego Funduszu Społecznego w projekcie pt. Innowacyjna dydaktyka bez ograniczeń
Projekt Układów Logicznych
Politechnika Opolska Wydział Elektrotechniki i Automatyki Kierunek: Informatyka Opole, dn. 21 maja 2005 Projekt Układów Logicznych Temat: Bramki logiczne CMOS Autor: Dawid Najgiebauer Informatyka, sem.
Programowanie Układów Logicznych kod kursu: ETD6203 W dr inż. Daniel Kopiec. Pamięć w układach programowalnych
Programowanie Układów Logicznych kod kursu: ETD623 Pamięć w układach programowalnych W6 6.4.26 dr inż. Daniel Kopiec Plan wykładu Pamięć w układach programowalnych Zasada działania, podział pamięci Miara
BEZAWARYJNE MECHANIZMY WSPOMAGANIA WSPÓŁCZESNYCH ROZWIĄZAŃ SPRZĘTOWYCH
BEZAWARYJNE MECHANIZMY WSPOMAGANIA WSPÓŁCZESNYCH ROZWIĄZAŃ SPRZĘTOWYCH II Konferencja Naukowa KNWS'05 "Informatyka- sztuka czy rzemios o" 15-18 czerwca 2005, Z otniki Luba skie Marek Sałamaj, Piotr Bubacz
Programowanie Układów Logicznych kod kursu: ETD6203. Wprowadzenie do techniki FPGA W mgr inż. Maciej Rudek dr inż.
Programowanie Układów Logicznych kod kursu: ETD6203 Wprowadzenie do techniki FPGA W1 21.02.2018 mgr inż. Maciej Rudek dr inż. Daniel Kopiec Informacje Prowadzący: Konsultacje: Strona kursu: mgr inż. Maciej
Technika mikroprocesorowa
Technika mikroprocesorowa zajmuje się przetwarzaniem danych w oparciu o cyfrowe programowalne układy scalone. Systemy przetwarzające dane w oparciu o takie układy nazywane są systemami mikroprocesorowymi
dr inż. Małgorzata Langer Architektura komputerów
Instrukcja współfinansowana przez Unię Europejską w ramach Europejskiego Funduszu Społecznego w projekcie Innowacyjna dydaktyka bez ograniczeń zintegrowany rozwój Politechniki Łódzkiej zarządzanie Uczelnią,
Studia podyplomowe realizowane w ramach zadania 5 Systemy mobilne i techniki multimedialne
Studia podyplomowe realizowane w ramach zadania 5 Systemy mobilne i techniki multimedialne Prezentacja jest współfinansowana przez Unię Europejską w ramach Europejskiego Funduszu Społecznego w projekcie
Politechnika Warszawska
Politechnika Warszawska Instytut Metrologii i Inżynierii Biomedycznej ul. Św. Andrzeja Boboli 8, 02-525 Warszawa Logiczne Układy Programowalne Wykład II Układy PLD - wprowadzenie dr inż. Jakub Żmigrodzki
Opis przedmiotu zamówienia CZĘŚĆ 1
Opis przedmiotu zamówienia CZĘŚĆ 1 Stanowiska do badań algorytmów sterowania interfejsów energoelektronicznych zasobników energii bazujących na układach programowalnych FPGA. Stanowiska laboratoryjne mają
Systemy operacyjne na platformach mobilnych 2 Platforma Maemo
Systemy operacyjne na platformach mobilnych 2 Platforma Maemo Prezentacja jest współfinansowana przez Unię Europejską w ramach Europejskiego Funduszu Społecznego w projekcie pt. Innowacyjna dydaktyka bez
Układy cyfrowe. Najczęściej układy cyfrowe służą do przetwarzania sygnałów o dwóch poziomach napięć:
Układy cyfrowe W układach cyfrowych sygnały napięciowe (lub prądowe) przyjmują tylko określoną liczbę poziomów, którym przyporządkowywane są wartości liczbowe. Najczęściej układy cyfrowe służą do przetwarzania
Architektura systemu komputerowego
Zakres przedmiotu 1. Wstęp do systemów mikroprocesorowych. 2. Współpraca procesora z pamięcią. Pamięci półprzewodnikowe. 3. Architektura systemów mikroprocesorowych. 4. Współpraca procesora z urządzeniami
Zaawansowane programowanie w języku C++ Funkcje uogólnione - wzorce
Zaawansowane programowanie w języku C++ Funkcje uogólnione - wzorce Prezentacja jest współfinansowana przez Unię Europejską w ramach Europejskiego Funduszu Społecznego w projekcie pt. Innowacyjna dydaktyka
Zaawansowane programowanie w języku C++ Przeciążanie operatorów
Zaawansowane programowanie w języku C++ Przeciążanie operatorów Prezentacja jest współfinansowana przez Unię Europejską w ramach Europejskiego Funduszu Społecznego w projekcie pt. Innowacyjna dydaktyka
Programowalne Układy Logiczne Konfiguracja/Rekonfiguracja
Programowalne Układy Logiczne Konfiguracja/Rekonfiguracja dr inż. Paweł Russek Program wykładu Metody konfigurowania PLD Zaawansowane metody konfigurowania FPGA Rekonfigurowalne systemy obliczeniowe Pamięć
Komputerowa symulacja bramek w technice TTL i CMOS
ZESPÓŁ LABORATORIÓW TELEMATYKI TRANSPORTU ZAKŁAD TELEKOMUNIKACJI W TRANSPORCIE WYDZIAŁ TRANSPORTU POLITECHNIKI WARSZAWSKIEJ LABORATORIUM ELEKTRONIKI INSTRUKCJA DO ĆWICZENIA NR 27 Komputerowa symulacja
Układy FPGA w przykładach, część 2
Układy FPGA w przykładach, część 2 W drugiej części artykułu zajmiemy się omówieniem wyposażenia (po mikrokontrolerowemu : peryferiów) układów FPGA z rodziny Spartan 3, co ułatwi ich wykorzystywanie w
Technika mikroprocesorowa. W. Daca, Politechnika Szczecińska, Wydział Elektryczny, 2007/08
Pamięci Układy pamięci kontaktują się z otoczeniem poprzez szynę danych, szynę owa i szynę sterującą. Szerokość szyny danych określa liczbę bitów zapamiętywanych do pamięci lub czytanych z pamięci w trakcie
Programowalne układy logiczne kod kursu: ETD Wprowadzenie do techniki FPGA W mgr inż. Maciej Rudek
Programowalne układy logiczne kod kursu: ETD008270 Wprowadzenie do techniki FPGA W1 22.02.2018 mgr inż. Maciej Rudek Informacje Prowadzący: Konsultacje: Strona kursu: mgr inż. Maciej Rudek Wt: 015a/104b
Cyfrowe układy scalone c.d. funkcje
Cyfrowe układy scalone c.d. funkcje Ryszard J. Barczyński, 206 Politechnika Gdańska, Wydział FTiMS, Katedra Fizyki Ciała Stałego Materiały dydaktyczne do użytku wewnętrznego Kombinacyjne układy cyfrowe
LABORATORIUM ELEKTRONIKA Projektowanie koderów, transkoderów i dekoderów w języku VHDL
LABORATORIUM ELEKTRONIKA Projektowanie koderów, transkoderów i dekoderów w języku VHDL 1. Cel ćwiczenia W ćwiczeniu student projektuje i implementuje w strukturze układu FPGA (Field Programmable Gate Array)
Rodzaje układów programowalnych
Układy programowalne Rodzaje układów programowalnych Programowalne parametry: Wzmacniacze o sterownym wzmocnieniu, Potencjometry cyfrowe Układy o programowalnych parametrach Tranzystory o programowalnych
Technika mikroprocesorowa. W. Daca, Politechnika Szczecińska, Wydział Elektryczny, 2007/08
Mikrokontrolery 16-bitowe Oferowane obecnie na rynku mikrokontrolery 16-bitowe opracowane zostały pomiędzy połowa lat 80-tych a początkiem lat 90-tych. Ich powstanie było naturalną konsekwencją ograniczeń