Pamięci RAM i ROM. R. J. Baker, "CMOS Circuit Design, Layout, and Simulation", Wiley-IEEE Press, 2 wyd. 2007

Transkrypt

1 Pamięci RAM i ROM R. J. Baker, "CMOS Circuit Design, Layout, and Simulation", Wiley-IEEE Press, 2 wyd Tranzystor MOS z długim kanałem kwadratowa aproksymacja charakterystyk 2 W triodowym, gdy W zakresie nasycenia, gdy V GS > V Tn 0 V < V DS < V GS - V Tn W I D = μncox VGS VTn L 2 V ( ) V DS DS 2 I D V GS > V Tn V DS > V GS V Tn > 0 V = μ C n ox W L ( V V ) GS 2 2 Tn G I D D S Obszar liniowy (triodowy) Obszar nasycenia ε 2ε SiO 0 Cox = tox Charakterystyka idealnego MOSFETa, V Tn = 1,0 V V GS < V Tn odcięcie I D 0 Charakterystyki współczesnych MOSFETów w układach scalonych odbiegają od tego modelu. Ale jest on nadal użyteczny, gdy chcemy wymyśleć jako zgrubne przybliżenie. MOSFET_square_law_eq_1 1

2 Kondensator we wgłębieniu - w technologii CMOS komórka pamięci RAM 3 Kondensator wytworzony w głębokim rowku trawionym w podłożu Si. Dzięki temu zajmuje mało miejsca na powierzchni krzemu, a ma dużą powierzchnię dużą pojemność. Dielektryk kondensatora stanowi SiO 2 tlenek wykonany po trawieniu Si. Górną okładkę zwartą ze źródłem tranzystora dostępu stanowi warstwa poli-si typu n. Dolną okładkę kondensatora stanowi uziemione podłoże typu p. Bramka - linia słowa D/S - linia bitu C nmosfet Komórka dynamicznej pamięci (DRAM) z jednym tranzystorem i jednym kondensatorem 4 Schemat Pojemność pasożytnicza linii przewodnika do podłoża Przekrój komórki z kondensatorem wykonanym na ścianach wgłębienia Pojemność przechowująca ładunek związany z pamiętaną wartością logiczną. Przykładowa wartość dla komórek pamięci w technologii 50 nm: C mbit = 20 ff Gate dielectric Gate dielectric 2

3 Pamięć RAM schemat blokowy 5 Pasożytnicze pojemności linii bitu w DRAM 6 Przykład dla technologii 50 nm: Metalowa ścieżka linii bitu położona na SiO 2 tworzy pasożytniczą pojemność do podłoża. Pojemność ta łączy się równolegle do kondensatora komórki pamięci, kiedy tranzystor dostępu do komórki przewodzi, np. w trakcie odczytu. Niech pojemność jednostkowa będzie: C 1sub =100 af/µm 2. C col1sub = Powierzchnia C 1sub C col1sub = (0,1)(100)(100 af) = 1 ff To niedużo, ale mamy jeszcze pojemności złączowe związane z implantowanymi drenami rozmieszczonymi co 400 nm: C col = liczba_linii_słowa pojemność_drenu + C col1sub C col = 100 ff - pojemność pasożytnicza jest WIĘKSZA od pojemności kondensatora komórki pamięci C mbit = 20 ff. 3

4 W tym momencie wybierana jest linia słowa i ładunek kondensatora komórki pamięci (zapamiętana dana) jest umieszczany na linii bitu. Duża wartość pojemności pasożytniczej linii bitu powoduje, że skok napięcia jest niewielki. 7 Konieczny wzmacniacz odczytu stanu naładowania kondensatora komórki pamięci dynamicznej! Układ z dodatnim sprzężeniem zwrotnym ( latch zatrzask) użyty jako wzmacniacz odczytu w linii bitu. W celu niezawodnego odczytu stanu komórki DRAM wygodnie jest użyć architektury otwartej tablicy 8 NSA nmossenseamplifier - wzmacniacz odczytu z nmos Stan jednej linii bitu podłączonej do NSA jest wzmacniany, a stan drugiej linii bitu jest wykorzystywany jako stan odniesienia. Aby tak mogło być układ trzeba rozbudować o blok wyrównywacza stanów. 4

5 Wyrównywanie stanów przed operacją odczytu ze wzmacniaczem odczytu nmos 9 Przed uaktywnieniem linii słowa napięcia linii bitów tablicy 0 i tablicy 1 są wyrównywane do wartości VDD/2, przez uaktywnienie linii Eq. Wszystkie tranzystory w technologii 50 nm, 10/1 (to jest W = nm / L = 1 50 nm) Napięcie zasilania VDD = 1 V. Odczyt - po wyrównaniu stanów linii bitów i po uaktywnieniu linii słowa, to jest po wprowadzeniu w stan przewodzenia tranzystora dostępu komórki. 10 Po wyrównaniu stanów linii bitów uaktywniana jest linia słowa, to jest tranzystor dostępu komórki jest wprowadzny w stan przewodzenia. Wskutek dołączenia pasożytniczej pojemności linii bitów różnica napięć pomiędzy linią odczytywaną, a linią odniesienia jest niewielka - tylko 83 mv w naszym przykładzie technologii 50 nm. Sytuacja ulega radykalnej zmianie po uaktywnieniu linii sense_n. 5

6 Odczyt - wzmocnienie po uaktywnieniu linii sense_n 11 Odczyt 0 z komórki w tablicy 0: Po uaktywnieniu linii sense_n wzmacniacz z dodatnim sprzężeniem zwrotnym powoduje, że różnica napięć wzrasta niemal do wartości VDD/2. Odczyt 1 z komórki w tablicy 0 12 Odczyt 1 z komórki w tablicy 0: Po uaktywnieniu linii sense_n wzmacniacz z dodatnim sprzężeniem zwrotnym powoduje, że różnica napięć wzrasta niemal do wartości VDD/2. 6

7 Dwa wzmacniacze odczytu : NSA z tranzystorami nmos oraz PSA z tranzystorami pmos. 13 Różnicę napięć pomiędzy odczytywaną linią bitów a linią odniesienia można wzmocnić do wartości niemal VDD przez zastosowanie dodatkowego wzmacniacza z tranzystorami pmos. Odświeżanie zawartości komórki DRAM 14 Odświeżanie zawartości komórki DRAM odbywa się przez uaktywnienie sense_n oraz sense_p przy przewodzącym tranzystorze dostępu. 7

8 Zakłócenia w architekturze otwartej tablicy 15 W architekturze otwartej tablicy porównywane w trakcie odczytu linie bitów są fizycznie oddalone od siebie jedna w tablicy 0, druga w tablicy 1. Jest prawdopodobne, że wskutek zakłóceń w liniach bitów zaindukują się różne napięcia, co doprowadzi do błędów odczytu. Zmniejszenie wpływu zakłóceń na odczyt przez zastosowanie architektury tablicy złożonej 16 W architekturze tablicy złożonej porównywane w trakcie odczytu linie bitów są fizycznie zbliżone do siebie tablica 0 i w tablica 1 przeplatają się. Jest prawdopodobne, że w liniach bitów zaindukują się podobne szumy, co zmniejszy prawdopodobieństwo błędu odczytu. 8

9 Rozkład elementów komórki DRAM 17 Oszczędzamy miejsce przez użycie wspólnego kontaktu drenu dla dwóch komórek. Opóźnienie związane z propagacją sygnału wzdłuż polikrzemowej linii słowa. Rozkład elementów komórki DRAM w architekturze otwartej tablicy 18 2F odstęp pomiędzy liniami bitu Komórka pamięci zajmuje powierzchnię 6F 2 9

10 Rozkład elementów komórki DRAM w architekturze złożonej tablicy 19 2F odstęp pomiędzy liniami bitu Komórka pamięci zajmuje powierzchnię 8F 2 -więcej niż w architekturze otwartej tablicy - w konsekwencji większe też jest opóźnienie propagacji sygnału wzdłuż linii słowa Konstrukcje kondensatorów w komórkach DRAM 20 Gate diel Gate SiO 2 Gate diel. Gate diel Przekrój komórki z kondensatorem wykonanym na ścianach wgłębienia Przekrój komórki z kondensatorem wykonanym w jednej z warstw metalizacji Schemat 10

11 Rozkład bloków pamięci DRAM w układzie scalonym 21 Pamięci DRAM współpraca układów o różnych napięciach zasilania 22 VDD = 1V Przy różnych napięciach zasilania, VDDP > VDD stan wysoki na wyjściu pierwszego inwertera nie zamknie tranzystora pmos drugiego inwertera Rozwiązaniem jest stosowanie wzmacniacza z dodatnim sprzężeniem zwrotnym VDD = 1V 11

12 Komórka pamięci statycznej (SRAM) z 6 tranzystorami 23 Zajmuje dużo miejsca Komórka pamięci statycznej (SRAM) z 2 tranzystorami i 2 rezystorami 24 Rezystory wykonywane w warstwie krzemu polikrystalicznego (typowo 10 MΩ). Komórka mniejsza niż SRAM z 6 MOS. Komórka pobiera statycznie moc. 12

13 Bramki i Komórki Pamięci Statycznej CMOS Z tranzystorami o długości kanałów 32 nm; Intel r. 25 Odległość pomiędzy bramkami Powierzchnia Komórki SRAM Węzeł technologiczny Trend w skalowaniu bramek i komórek SRAM z 6 tranzystorami. Warstwy dyfuzyjne i polikrystaliczne sześciotranzystorowej komórki SRAM o powierzchni 0,346 µm 2. IEDM 2007, art. s10p02, Intel Pamięci tylko do odczytu (ROM) 26 Chip ROM zaprogramowany przy pomocy maski. Programowalny chip ROM przepalane połączenia. 13

14 Pamięć nieulotna z pływającą bramką 27 Umieszczenie ładunku w pływającej bramce prowadzi do zmiany napięcia progowego przesunięcia charakterystyk Pamięć nieulotna z pływającą bramką napięcie progowe 28 14

15 Reprogramowalne pamięci ROM (erasable programable EPROM) 29 Zapis przez umieszczenie ładunku elektronów w pływającej bramce. Bramka i dren polaryzowane są wysokim napięciem. Elektrony uzyskują w polu elektrycznym wysoką energię. Stają się gorące. Elektrony o dostatecznie wysokiej energii pokonują barierę energetyczną tlenku bramki i są wstrzykiwane do polikrzemu pływającej bramki. Kasowanie elektronom z pływającej bramki dostarczana jest energia przez oświetlenie ultrafioletem. Uzyskawszy odpowiednią energię elektrony mogą opuścić polikrzem pływającej bramki. Proces kasowania niewygodny przyrządy zastąpione zostały przez flash. flash_1 Pamięci nieulotne flash 30 Zapis i kasowanie, to jest umieszczanie i usuwanie elektronów w polikrzemie pływającej bramki, w wyniku tunelowania Fowlera-Nordheima. 15

16 flash_2 Pamięci nieulotne flash 31 4-bitowa komórka NAND pamięci flash flash_3 Pamięci nieulotne flash 32 Programowanie 16

17 flash_4 Pamięci nieulotne flash Pamięci nieulotne flash charakterystyki tranzystorów 17