MODEL KOMÓRKI UKŁADU FPGA ZBUDOWANEGO W OPARCIU O BRAMKI PRĄDOWE

Transkrypt

1 MODEL KOMÓRKI UKŁADU FPGA ZBUDOWANEGO W OPARCIU O BRAMKI PRĄDOWE Oeg Maslennikow, Robert Berezowski, Przemysław Sołtan Politechnika Koszalińska, Wydział Elektroniki, ul. Partyzantów 17, Koszalin oleg@ie.tu.koszalin.pl Streszczenie W pracy zaproponowano model komórki układu FPGA rodziny Virtex zbudowanej w oparciu o bramki prądowe nowe elementy logiczne cechujące się znacznie mniejszym poziomem szumu cyfrowego i przeznaczone dla umieszczenia razem z układami analogowymi na wspólnym podłożu. W pracy zaprezentowano struktury wewnętrzne układu LUT (ang. look-up-table), pojedynczego slice a oraz układu wejścia/wyjścia FPGA. Poszczególne układy zostały opisane w języku VHDL i zawierają bramki prądowe trzech różnych typów. Na zewnątrz model prądowy zachowuję się identycznie jak komórka układu FPGA Virtex (lub SpartanII). Celem prowadzonych przez autorów badań jest zbudowanie rekonfigurowalnego mieszanego systemu analogowo-cyfrowego FPMA (ang. field programmable mixed array) na podłożu jednego układu scalonego pozwalającego wykorzystywać jednocześnie zalety obróbki analogowej i cyfrowej. 1. WPROWADZENIE Szybki rozwój współczesnej technologii VLSI przyczynił się do pojawienia się programowalnych cyfrowych układów scalonych FPGA, których struktura wewnętrzna może być szybko i wielokrotnie zmieniana programowo przez użytkownika w celu dopasowania jej do wykonywanych zadań [1, 2]. Takie układy przeznaczone są głównie do konstruowania wydajnych wyspecjalizowanych systemów cyfrowych (WSC), z największym wśród innych systemów obliczeniowych stosunkiem wydajność/cena i najkrótszym czasem tak projektowania, jak i realizacji [2, 3]. Głównym przeznaczeniem WSC jest praca w trybie rzeczywistym z rzeczywistymi sygnałami. Jednak większość rzeczywistych sygnałów to sygnały analogowe. Dlatego np. realizacja większości zadań współczesnego przetwarzania sygnałów [4] wymaga wykorzystania mieszanych wyspecjalizowanych systemów obliczeniowych składających się z cyfrowej i analogowej części, gdzie pierwsza część przedstawia sobą WSC, natomiast druga, analogowa część - interfejs (źródło danych i miejsce wysłania wyników) pomiędzy częścią cyfrową a zewnętrznym światem, oraz, szybki układ do wstępnej obróbki sygnału. Komercyjne powodzenie układów FPGA doprowadziło do rozwoju programowalnych analogowych układów scalonych FPAA [5,6] które, podobnie jak FPGA, mogą być skonfigurowane przez użytkownika do realizacji różnych funkcji analogowych przy pomocy rekonfigurowalnych bloków analogowych CAB oraz sieci ich połączeń. Taki stan technologii VLSI stworzył teoretyczną możliwość realizacji programowalnych mieszanych analogowo-cyfrowych układów scalonych FPMA poprzez umieszczenie układów FPGA i FPAA na wspólnym podłożu oraz ich połączenie przez programowalne przetworniki analogowo-cyfrowe. Jednak, na przeszkodzie do praktycznej realizacji tej idei stoi jeden z najważniejszych problemów projektowania analogowocyfrowych układów VLSI, a mianowicie, zmniejszenie wpływu części cyfrowej układu (tzw. zakłóceń podłożowych lub szumu cyfrowego) na jego część analogową. Radykalnym, skutecznym, potwierdzonym przez praktyczne badania sposobem rozwiązania wymienionego problemu jest realizacja cyfrowej części układu w oparciu o bramki prądowe [7-11]. Główną ich cechą jest stała wartość pobieranego prądu w różnych trybach ich pracy (np. stanach

2 logicznego zera i jedynki). Z tego powodu cechują się one znacznie mniejszym poziomem szumu cyfrowego i nie zakłócają układów analogowych. Oprócz tego, wcześniejsze badania sposobów projektowania cyfrowych układów prądowych [7, 10, 11] i modeli VHDL opracowanych urządzeń [8, 9, 11] wykazały, że standardowe układy cyfrowe (np. sumatory, multipleksery, dekodery, operacyjne bloki ALU, liczniki itd.) zbudowane w oparciu o bramki prądowe są prostszymi logicznie (pod względem ilości wykorzystanych bramek do 35%) od ich prototypów zbudowanych w oparciu o klasyczne bramki napięciowe [12]. Badania modeli SPICE i eksperymenty elektroniczne z wyprodukowanymi w technologii CMOS 0,8 μm bramkami i układami prądowymi, wykazały zarówno prawidłowość ich działania we wszystkich trybach pracy, jak i zgodność otrzymanych parametrów elektronicznych z oczekiwanymi (szczegóły elektroniczne patrz w pracy [10]). Stwarza to podstawę do opracowania mieszanych analogowo-cyfrowych układów na wspólnym podłożu, i w szczególności, do wytworzenia mieszanych reprogramowalnych układów scalonych FPMA. Celem prowadzonych przez autorów badań jest wykazanie, że: stosując bramki prądowe możliwe jest zbudowanie prądowych układów FPGA o znacznie mniejszych zakłóceniach podłożowych niż ma to miejsce w klasycznych układach pracujących w trybie napięciowym; możliwa jest realizacja na wspólnym podłożu mieszanego układu programowalnego FPMA; stosując opracowane układy FPMA i biblioteki plików z konfiguracyjnymi danymi układów, możliwe jest zbudowanie rekonfigurowalnego systemu do jednoczesnej obróbki wielu sygnałów analogowych i cyfrowych na podłożu jednego układu scalonego. W niniejszym referacie zaprojektowano pojedyncze elementy komórki FPGA, które odpowiednio połączone tworzyć mogą model układu FPGA zawierający matryce układów slice, bloków wejścia-wyjścia IOB oraz przełączników (kluczy) łączących poszczególne układy slice i bloki IOB. 2. KONCEPCJA BRAMKI PRĄDOWEJ I ZARYS LOGIKI PRĄDOWEJ Koncepcję bramki pracującej w trybie prądowym, oraz przykładową realizację bramki inwertera przedstawiono na rys. 4. Bramka cechuje się prądem wyjściowym I o obliczanym według następującego wzoru (dla uproszczenia pominięto efekt podłożowy): gdzie V T I i Io = Iq K2 + VT 1 VT 2 V K 1, V T 2 a) 1 2 ; K - napięcia progowe tranzystorów n-mos. Ii M1 Vdd M2 Iq Io load (next gate) i K ' Wi =, i = 1, 2; (1) 2 L b) V bias in Ii M1 i M5 Vdd M2 M4 Io out V M3 Vss Vss Rys. 1. Koncepcja bramki prądowej i przykładowa realizacja inwertera prądowego Z wyrażenia (1) widać, że poziomowi logicznemu 1 na wejściu bramki (czyli prądowi wpływającemu I i ) odpowiada poziom 0 na wyjściu (prąd I o = 0) bramki i

3 odwrotnie. To znaczy, że podstawowa bramka w algebrze prądowej wykonuje funkcję NOT (negacji). Parametry elektryczne bramki przedstawione są w pracy [10]. W wyniku przeprowadzonych badań wszystkich typów bramek prądowych zostały zakwalifikowane do wykorzystania w układach bramki trzech podstawowych typów. Bramka pierwszego typu jest inwerterem. Jej symbol graficzny i wykonywana funkcja logiczna Y 1 = są przedstawione na rys. 2. Z wyrażenia (2) widać, że przy podaniu na wejście bramki prądu o wartości logicznej jedynki, dwójki itd., prąd na wyjściu bramki się nie pojawi (co odpowiada wartości zera logicznego). Natomiast, brak prądu na wejściu bramki, albo dowolna jego wartość z innym znakiem (czyli kierunkiem) powoduje pojawienie prądu na wyjściu bramki o wartości logicznej jedynki. Bramka drugiego typu nazywa się anty-inwerterem, a jej wygląd i wykonywana funkcja Y ˆ są przedstawione na rys = 1if = 0, 1, 2,... Y 1 = = (2) 0 if = 1,2,3,... = 0 if = 0, 1, 2,... Y 2 = (3) 1if = 1,2,3,... ^ Rys. 2. Bramka inwertera prądowego Rys. 3. Bramka anty-inwertera prądowego Bramka trzeciego typu nazywa się podwójnym inwerterem, a jej wygląd i wykonywana funkcja Y 3 = są przedstawione na rys. 4. Zastosowanie techniki prądowej umożliwia również realizację bramek wielowyjściowych a nawet takich, które mają wyjścia różnych typów. Przykład schematu takiej bramki prądowej z wyjściami trzech różnych typów jest przedstawiony na rys. 5. Dla tego samego pobudzenia na wejściu, z wyjścia Y 1 bramka jest widoczna jako inwerter, z wyjścia Y 2 jako anty-inwerter i z wyjścia Y 3 jako podwójny inwerter. 0 if = 0, 1, 2,... Y 3 = = (4) 1if = 1, 2, 3,... Y1 Y2 Y3 Rys. 4. Bramka podwójnego inwertera prądowego Rys. 5. Bramka wielowyjściowa Z podstawowych operacji algebry prądowej oraz funkcji wykonywanych bramkami prądowymi (2)-(4) wynika, że dowolna logiczna zmienna prądowa jest zmienną wielowartościową. Pojawieniu takiej zmiennej na wejściu bramki prądowej odpowiada wpływający (jeśli >0) albo wypływający (jeśli <0) prąd (przypominamy, że jest liczbą całkowitą), wartość którego w jednostkach logicznych jest równa wartości. Oprócz tego, wartość zmiennej albo funkcji logicznej Y, która się pojawia na wyjściu dowolnej bramki prądowej, należy do zbioru Y {-1, 0, 1}, w tym czasie kiedy wartość zmiennej (albo funkcji) logicznej, która może się pojawić na wejściu bramki (na przykład jako wynik operacji dodawania lub odejmowania) należy do przedziału (-, ). Dzięki takim właściwościom logicznym wszystkie tożsamości algebry Boole a nie są przydatne dla algebry prądowej, ale autorzy udowodnili [7,11 ], że dowolna funkcja logiczna, przedstawiona w algebrze Boole a, może być również przedstawiona w algebrze prądowej i realizowana w oparciu o podstawowe bramki prądowe. W wyniku badań właściwości logicznych bramek prądowych oraz tożsamości logicznych algebry prądowej zostały opracowane sposoby minimalizacji prądowych funkcji logicznych [7, 9, 11], oraz podstawowe etapy metody projektowania binarnych układów prądowych.

4 3. OPRACOWANIE POSZCZEGÓLNYCH BLOKÓW KOMÓRKI FPGA 3.1. Układ LUT (look-up-table) Najważniejszym elementem komórki FPGA jest układ LUT, wewnętrzna struktura którego jest przedstawiona na rys.6. Każdy układ slice zawiera dwa takie elementy. Układy LUT mogą działać w trzech różnych trybach: jako pamięć RAM 16x1 (16 jedno-bitowych słów), jako generator dowolnej funkcji logicznej do 4 argumentów (czyli pamięć ROM 16x1), lub jako 16-komórkowa kolejka FIFO. Przy programowaniu komórki FPGA każdemu układowi LUT zostaje przypisany ściśle określony tryb pracy. Rys. 6. Struktura wewnętrzna prądowego układu LUT Układ LUT posiada 16 przerzutników typu D, w których może być zapamiętanych 16 bitów. Wyjście dowolnego przerzutnika przy pomocy multipleksera może być podłączone do wyjścia układu LUT. Prądowa wersja wykorzystanego w układzie LUT przerzutnika typu D sterowanego niskim poziomem sygnału taktującego CLK przedstawiona jest na rys. 7. Wybór aktywnego przerzutnika (podłączanego do wyjścia układu LUT) dokonywany jest za pomocą wejść G1-G4 poprzez dekoder (rys.6). Rys. 7. Przerzutnik prądowy typu D Wejścia RAM, ROM, FIFO służą do wybrania odpowiedniej konfiguracji układu LUT. Wejście DI (DIG1,DIG2) jest wejściem układu, natomiast wejście WSG jest wejściem zegarowym dla trybu FIFO, a w innych trybach powinno być ustawione w stan 1.

5 3.2. Układ Slice Układ slice (rys.6), oprócz dwu układów LUT opisanych powyżej, zawiera dwa przerzutniki typu D które w zależności od sygnałów konfigurujących i W mogą być sterowane poziomem lub zboczem sygnału taktującego, oraz mogą być zerowane i ustawiane synchronicznie lub asynchronicznie. Realizacja prądowa takiego przerzutnika jest przedstawiona na rys. 8. Rys.8. Przerzutnik prądowy typu D z różnymi trybami sterowania Układy LUT należące do jednego układu slice mogą pracować niezależnie od siebie (w trybach ROM, RAM lub FIFO), ale również istnieje możliwość połączenia dwu układów LUT w jeden układ (tryb RAM 32x1). Dodatkowo wewnątrz układów slice znajdują się układy realizujące szybkie przeniesienie i kilka elementów kombinacyjnych wykonujących funkcje sterowania. W układzie slice, oprócz wymienionych elementów, można wyróżnić różnego rodzaju układy multiplekserów i demultiplekserów. Realizacja całego układu slice na bramkach prądowych pokazana jest na rys. 9. Rys. 9. Struktura wewnętrzna układu slice zbudowanego z bramek prądowych

6 3.3. Układ wejścia/wyjścia Układ wejścia/wyjścia IOB składa się z trzech rozbudowanych przerzutników typu D przedstawionych na rys.10 oraz kilku kluczy. W zależności od konfiguracji układ ten jest wejściem albo wyjściem sygnałów. Rys. 10. Struktura wewnętrzna układu IOB zbudowanego z bramek prądowych 3.4. Pamięć konfiguracyjna Pamięć konfiguracyjna jest jednym z najbardziej ważnych bloków układu reprogramowalnego FPGA. Prowadzone badania wykazały, że najlepszym rozwiązaniem technicznym ze względu na pobór prądu i zajmowaną w układzie scalonym powierzchnię (z uwagi na liczbę tranzystorów), jest realizacja komórek tej pamięci w oparciu o klasyczne bramki napięciowe. Ponieważ podczas normalnej pracy układu (w odróżnieniu od trybu programowania) zawartość pamięci konfiguracyjnej się nie zmienia, tzn. bramki nie zmieniają swojego stanu, poziom generowanych przez nich zakłóceń nie różni się od odpowiedniego poziomu bramek prądowych. Takie rozwiązanie umożliwiło również najprostszą realizację przełączników macierzowych - na bazie tranzystorów CMOS, których bramki są podłączone do wyjść odpowiednich komórek pamięci konfiguracyjnej. Jeden z możliwych wariantów realizacji pamięci konfiguracyjnej jako kolejki FIFO przedstawiony jest na rys. 10, gdzie przez Q i nq zaznaczono odpowiednio wyjścia proste i zanegowane poszczególnych komórek. Clk1 Clk2 IN OUT Q nq Q nq Q nq Rys. 11. Realizacja pamięci konfiguracyjnej układu FPGA

7 4. PRZYKŁAD. REALIZACJA SUMATORA JEDNO-BITOWEGO NA BAZIE UKŁADU SLICE Na podstawie opracowanych bloków prądowych CLB, IOB, pamięci konfiguracyjnej i przełączników macierzowych zaprojektowana została architektura układu prądowego FPGA, podobna do struktury układu FPGA SPARTAN II (bez bloków pamięci operacyjnej) i jej parametryzowany model w języku VHDL. Głównymi parametrami modelu są liczba CLB i IOB. Badanie modelu całego układu prądowego FPGA dokonano na układach sumatorów szeregowego i wielobitowych z równoległym przeniesieniem w sposób następujący: Najpierw została określona ilość bloków CLB (slice) i IOB niezbędnych dla realizacji w układzie FPGA wybranego sumatora. Następnie określono tryby pracy (realizowane funkcje logiczne) każdego bloku CLB i połączenia między nimi, na podstawie czego określono zawartość poszczególnych komórek pamięci konfiguracyjnej układu FPGA. Do zbudowania sumatora jednobitowego potrzebny jest jeden układ slice. W jednym układzie LUT obliczana jest suma (LUT G), a w drugim przeniesienie (LUT F). Na etapie konfiguracji układu z początku trzeba załadować odpowiednie wartości wewnątrz układów LUT, a następnie wykorzystać je w trybie generatora funkcji (tryb pamięci ROM), podając, Y i Ci odpowiednio na wejścia G2 i F2, G3 i F3, G4 i F4. Aby układ LUT działał jako ROM należy ustawić odpowiednio bity konfiguracyjne T1=1,T2=1 i T3=0 (patrz rys.9). Wynik sumy odczytywany jest z wyjść out (C) i Yout (S). Aby to było możliwe należy ustawić bity C1,C2 i P1,P2 jako 0. Wartości na pozostałych wejściach oraz bitów konfiguracyjnych mogą być dowolne. Wynik na wyjściu slice a pojawia się po 11,127 ns (gdy wynikiem jest 1 ) lub po 11,983 ns (gdy wynikiem jest 0 ), przy czasie propagacji sygnału przez jednowyjściową bramkę inwertera 0,856 ns. Dodatkowo na wykresie pracy sumatora przedstawionym na rys. 12 zamieszczono wyjścia YG i YF obu układów LUT. Rys. 12. Wykres pracy sumatora jednobitowego Do wprowadzenia danych wejściowych i wyprowadzenia wyników do sumatora potrzebnych jest pięć bloków IOB: trzy z nich działają jako układy wejścia, natomiast pozostałe jako układy wyjścia. Na przykład, aby blok IOB działał poprawnie jako wejście należy odpowiednio ustawić następujące bity konfiguracyjne: S1=0, S2=0, oraz wejście RS=1. Teraz, podając na wyprowadzenie układu PAD sygnał, będzie on przekazywany na wyjście I układu IOB. Ten tryb pracy IOB ilustruje rys. 13. Rys. 13. Konfiguracja bloku IOB na wprowadzenie danych

8 5. PODSUMOWANIE W pracy korzystając ze sposobów projektowania i optymalizacji cyfrowych układów prądowych opracowano model komórki układu FPGA rodziny Virtex zbudowanej w oparciu o bramki prądowe nowe elementy logiczne cechujące się znacznie mniejszym poziomem szumu cyfrowego i przeznaczone dla umieszczenia razem z układami analogowymi na wspólnym podłożu. W pracy zaprezentowano struktury wewnętrzne układu LUT (ang. lookup-table), pojedynczego układu slice oraz układu wejścia/wyjścia IOB. Opracowane prototypy prądowe mają jednakowe z oryginałem wejścia, wyjścia i wszystkie tryby pracy. Na podstawie opracowanych bloków prądowych LUT, IOB, pamięci konfiguracyjnej i przełączników macierzowych zaprojektowana została architektura układu prądowego FPGA, podobna do struktury układu FPGA Virtex (bez bloków pamięci operacyjnej) i jej parametryzowany model w języku VHDL. Głównymi parametrami modelu są liczba układów slice i IOB. Badanie modelu całego układu prądowego FPGA dokonano na układach sumatorów szeregowego i wielobitowych z równoległym przeniesieniem. Celem prowadzonych przez autorów badań jest zbudowanie rekonfigurowalnego mieszanego systemu analogowo-cyfrowego FIPSOC (ang. field programmable mixed array) na podłożu jednego układu scalonego pozwalającego wykorzystywać jednocześnie zalety obróbki analogowej i cyfrowej. LITERATURA [1] The Programmable Logic Data Book. ilinx, Inc., 2000 [2] G.R. Goslin, A Guide to Using Field Programmable Gate Arrays (FPGAs) for Application-Specific Digital Signal Processing Performance, ilinx, Inc., 1995 [3] J. Kaniewski, R. Berezowski, D. Gretkowski, O. Maslennikow and P. Sołtan, VHDL-models of parallel fir digital filters, Workshop Przetwarzanie Sygnałow 99, Poznań, 1999 [4] S.Y. Kung, H.J. Whitehouse, T. Kailath, VLSI and Modern Signal Processing. Prentice-Hall, Englewood Cliffs, New Jersey, 1998 [5] Introducing Motorola s Field Programmable Analog Array, Motorola Inc., 1997 [6] D. Anderson, C. Marcjan, D. Bersch, H. Anderson, P. Hu, O. Palusinski, D. Gettman, I. Macbeth, A. Bratt, A Field Programmable Analog Array and its Application, CICC, Santa Clara, CA, 1997 [7] O. Maslennikow, N. Maslennikowa, A. Guziński, J. Kaniewski, Approarches to Designing Digital Circuits with the current-mode gates, Proc. of the 6-th Int.Conf. on Mixed Design, MIDES 99, Krakow, Poland, 1999, pp [8] D. Gretkowski, A. Guziński, J. Kaniewski, O. Maslennikow, VHDL models of digital combinatorical circuits on the current-mode gates, Proc. 6-th Int.Conf. Mixed design of integrated circuits systems, MIDES 99, Kraków, Poland, 1999, pp [9] D. Gretkowski, J. Kaniewski, N. Maslennikowa, P. Soltan, Current-mode digital Circuits Design and Modeling, Proc. of the II Nat.Conf. on Circuit Theory and Electronic Networks, Warszawa - Stare Jablonki, Poland, 1999, pp [10] A. Guziński, P. Pawłowski, D. Czwyrow, J. Kaniewski, O. Maslennikow, N. Maslennikowa, D. Rataj, Design of Digital Circuits with Current-mode Gates, Bulletin of the Polish Academy of Sciences, Technical Sciences, Electronics and Electrotechnics, Vol. 48, No. 1, 2000, pp [11]. Maslennikow O. Approaches to Designing and Examples of Digital Circuits Based on the Current-Mode Gates. Data Recording, Storage & Processing, V.3, No.2, 2001, pp [12]. W. Traczyk, Układy cyfrowe. Podstawy teoretyczne i metody systezy, WNT Warszawa, 1986 Praca wykonana w ramach grantu KBN 7T11B