Ogólny schemat inwertera MOS

Transkrypt

1 Ogólny schemat inwertera MOS Obciążenie V i Sterowanie Katedra Mikroelektroniki i Technik Informatycznych (DMS), Politechnika Łódzka (TUL) 1

2 Rodzaje cyfrowych układów scalonych MOS Układy cyfrowe MOS PMOS NMOS MOS imos z obciążeniem zubożanym z obciążeniem wzbogacanym statyczne dynamiczne Katedra Mikroelektroniki i Technik Informatycznych (DMS), Politechnika Łódzka (TUL) 2

3 ramki NMOS T L T L V GG T D T D V i L V i L z obciążeniem typu wzbogacanego z obciążeniem typu zubożanego Katedra Mikroelektroniki i Technik Informatycznych (DMS), Politechnika Łódzka (TUL) 3

4 ramki NMOS z obciążeniem typu wzbogacanego (V GG -V TL ) 2 (V GG -V TL ) 2 wyłączanie 1 1 załączanie V T D 1. VGG<VDD+VTL - tranzystor obciążający pracuje w zakresie nasycenia 2. VGG VDD+VTL - tranzystor obciążający pracuje w zakresie nienasycenia.v i t Katedra Mikroelektroniki i Technik Informatycznych (DMS), Politechnika Łódzka (TUL) 4

5 Porównanie bramek NMOS z różnymi obciążeniami (V GG -V TL ) D R E-N E-S (V GG -V TL ) E-N E-S R D V QL t V QL V T D V i Katedra Mikroelektroniki i Technik Informatycznych (DMS), Politechnika Łódzka (TUL) 5

6 ramki logiczne NMOS: NND i NOR T L Y T L 1 2 Y 1 2 n n Katedra Mikroelektroniki i Technik Informatycznych (DMS), Politechnika Łódzka (TUL) 6

7 Inwerter MOS T L PMOS V i T D L NMOS Katedra Mikroelektroniki i Technik Informatycznych (DMS), Politechnika Łódzka (TUL) 7

8 harakterystyka przejściowa i prąd inwertera MOS D E I DS =I DSn =I DSp V i V i V Tn V inv +V Tp V Tn V inv +V Tp Katedra Mikroelektroniki i Technik Informatycznych (DMS), Politechnika Łódzka (TUL) 8

9 Wpływ współczynnika β na charakterystykę przejściową i napięcie progowe inwertera MOS V inv +V Tp b=10 b=1 b=0.1 /2 V Tn b 1 Katedra Mikroelektroniki i Technik Informatycznych (DMS), Politechnika Łódzka (TUL) 9

10 Definicja marginesów szumów nachylenie= -1 NM H V OH NM H V OH V IH V OH V IH V IL NM L NM L V IL V OL V OL V OL 0 V IL V IH Katedra Mikroelektroniki i Technik Informatycznych (DMS), Politechnika Łódzka (TUL) 10

11 Opóźnienia wnoszone przez inwerter MOS V i /2 t dhl t dlh t T 2 g4 gd2 db2 V i w db1 T 4 gd1 T 3 /2 T 1 g3 t Katedra Mikroelektroniki i Technik Informatycznych (DMS), Politechnika Łódzka (TUL) 11

12 Obliczanie czasów opóźnień t dhl i t dlh I DN V i T 1 /2 0 t 0 t dhl t V i T 2 I DP /2 0 t 0 t dlh t Katedra Mikroelektroniki i Technik Informatycznych (DMS), Politechnika Łódzka (TUL) 12

13 Ogólny schemat bramki MOS Siec podciągająca Y Siec ściągająca Katedra Mikroelektroniki i Technik Informatycznych (DMS), Politechnika Łódzka (TUL) 13

14 Schematy sieci ściągających w bramkach MOS Y Y Y Y= Y=+ Y=+ Katedra Mikroelektroniki i Technik Informatycznych (DMS), Politechnika Łódzka (TUL) 14

15 Schematy sieci podciągających w bramkach MOS Y Y Y Y= Y=+ Y=+ Katedra Mikroelektroniki i Technik Informatycznych (DMS), Politechnika Łódzka (TUL) 15

16 ramki MOS: NND i NOR Y= Y=+ Katedra Mikroelektroniki i Technik Informatycznych (DMS), Politechnika Łódzka (TUL) 16

17 Dobór szerokości tranzystorów w bramkach MOS 4mw 4mw 2mw 2mw 4mw 2mw Y=+ D 4mw Y=+++D 2w w w w w D w 2w Katedra Mikroelektroniki i Technik Informatycznych (DMS), Politechnika Łódzka (TUL) 17

18 Inwerter pseudo-nmos T L nachylenie=+1 ( =V i ) T D V i L V QL V QL V inv V i Katedra Mikroelektroniki i Technik Informatycznych (DMS), Politechnika Łódzka (TUL) 18

19 ramki pseudo-nmos: NND i NOR T L Y T L 1 2 Y 1 2 n n Katedra Mikroelektroniki i Technik Informatycznych (DMS), Politechnika Łódzka (TUL) 19

20 Tranzystor NMOS jako klucz V in,ut in out -V Tn V SS L V in ut 0 t Katedra Mikroelektroniki i Technik Informatycznych (DMS), Politechnika Łódzka (TUL) 20

21 Tranzystor PMOS jako klucz V in,ut V in in out ut L V Tp 0 t Katedra Mikroelektroniki i Technik Informatycznych (DMS), Politechnika Łódzka (TUL) 21

22 ramka transmisyjna MOS in out in out V SS in out Katedra Mikroelektroniki i Technik Informatycznych (DMS), Politechnika Łódzka (TUL) 22

23 Dwuwejściowy multiplekser z bramek transmisyjnych Y=+ Katedra Mikroelektroniki i Technik Informatycznych (DMS), Politechnika Łódzka (TUL) 23

24 Inwerter trójstanowy in out in out in out Katedra Mikroelektroniki i Technik Informatycznych (DMS), Politechnika Łódzka (TUL) 24

25 Przerzutnik D wyzwalany poziomem D Q Q D Q Q D Q Katedra Mikroelektroniki i Technik Informatycznych (DMS), Politechnika Łódzka (TUL) 25

26 Przerzutnik D wyzwalany zboczem D master M slave Q D Q Q D M Q Katedra Mikroelektroniki i Technik Informatycznych (DMS), Politechnika Łódzka (TUL) 26

27 ramki dynamiczne T p precharge evaluate Y=+ Y siec sciagajaca L V in ut T e 0 t Katedra Mikroelektroniki i Technik Informatycznych (DMS), Politechnika Łódzka (TUL) 27

28 harge sharing czyli zjawisko podziału ładunku = T p Y T 1 L 0V T 2 1 Katedra Mikroelektroniki i Technik Informatycznych (DMS), Politechnika Łódzka (TUL) 28

29 Łączenie bramek dynamicznych T p1 T p2 Y 2 Y Y 1 T 1 T 2 L2 L1 T e1 T e2 Katedra Mikroelektroniki i Technik Informatycznych (DMS), Politechnika Łódzka (TUL) 29