Układy cyfrowe w technologii CMOS

Transkrypt

1 Projektowanie układów VLSI Układy cyfrowe w technologii MOS ramki bramki podstawowe bramki złożone rysowanie topografii bramka transmisyjna Przerzutniki z bramkami transmisyjnymi z bramkami zwykłymi dr inż. Ireneusz rzozowski

2 ramki podstawowe - inwerter Inwerter klasyczny Inwerter komplementarny zas. zas. K u W WE W WE K K d WE= 1 klucz K zwarty W= 0, WE= 0 klucz K otwarty W= 1 Klucze K u i K d przełączają się naprzemiennie Projektowanie układów VLSI: Układy cyfrowe w technologii MOS 2

3 ramki podstawowe zasada ogólna PUN PUN pull-up network łączy wyjście bramki z zasilaniem, gdy Fwe1,we2,..,weN)= 1, czyli realizuje jedynkę logiczną we1 we2 wen PN W PN pull-down network łączy wyjście bramki z masą, gdy Fwe1,we2,..,weN)= 0, czyli realizuje zero logiczne rozważania w niniejszej prezentacji dotyczą logiki dodatniej: napięcie zasilania = 1, a masa to 0 logiczne) Układy PUN i PN pracują na przemian Projektowanie układów VLSI: Układy cyfrowe w technologii MOS 3

4 ramki podstawowe klucze Układ PUN - zmiana 0 na 1 NMOS PMOS U gs 1 WE 0 WE U gs W 0? W V T 0 Układ PN - zmiana 1 na 0 NMOS W 1 0 PMOS W 1? U gs 1 WE 0 0 WE V T U gs tranzystory MOS z kanałem indukowanym) Projektowanie układów VLSI: Układy cyfrowe w technologii MOS 4

5 ramki podstawowe połączenie szer. i równ. tranz. MOS Tranzystory NMOS połączenie szeregowe =X * iloczyn logiczny =* => =* X połączenie równoległe NN =X + suma logiczna =+ => =+ X NOR Projektowanie układów VLSI: Układy cyfrowe w technologii MOS 5

6 ramki podstawowe połączenie szer. i równ. tranz. MOS Tranzystory PMOS połączenie szeregowe =X * iloczyn logiczny =* => =+ X połączenie równoległe NOR =X + suma logiczna =+ => =* X NN Projektowanie układów VLSI: Układy cyfrowe w technologii MOS 6

7 ramki podstawowe podstawowe struktury NOT inwerter) zastąpienie kluczy idealnych tranzystorami w inwerterze komplementarnym WE W Projektowanie układów VLSI: Układy cyfrowe w technologii MOS 7

8 ramki podstawowe podstawowe struktury ramka NN ramka NOR Projektowanie układów VLSI: Układy cyfrowe w technologii MOS 8

9 ramki złożone ramki złożone powstają przez modyfikację bramek podstawowych. Zastąpienie tranzystora w PUN i PN strukturą dualną powala na realizację bramek złożonych: OI i OI z NN a Or-nd-Invert z NOR a nd-or-invert ) ) Projektowanie układów VLSI: Układy cyfrowe w technologii MOS 9

10 Projektowanie układów VLSI: Układy cyfrowe w technologii MOS 10 ramki złożone modyfikacje la OI la OI... ), ) ), ) )... ), ), )... ), ), F E E F E E E ) )... ) K M N Z Z... ), ) ), ) )... ), ), )... ), ), F E E F E E E ) )... ) K M N Z Z

11 ramki złożone dalsze modyfikacje o równania opisującego bramkę OI za 1 można podstawić sumę opisaną przez: L ) i powstaje jeszcze bardziej złożona bramka: L) 2... N ) 1... M )... Z1... Z 11 K ) Projektowanie układów VLSI: Układy cyfrowe w technologii MOS 11

12 ramki złożone przykład zaczerpnięto z: John P. Uyemura MOS logic circuit design, Kluwer Projektowanie układów VLSI: Układy cyfrowe w technologii MOS 12

13 Layout czyli topografia bramki oś o layoucie Od schematu do topografi na przykładzie inwertera było na tablicy ;)) Projektowanie układów VLSI: Układy cyfrowe w technologii MOS 13

14 Rysowanie topografii layout) bramek złożonych Optymalizacja rozmieszczenia tranzystorów w bramce Narysowanie topografii bramki z rys. po lewej stronie bez stosowania reguł grafowych może doprowadzić do rozwiązania przedstawionego na rysunku poniżej Otrzymane rozwiązanie jest nieoptymalne ze względu na zajętą powierzchnię. Tranzystory danego typu umieszczone są na oddzielnych obszarach dyfuzji. Poszczególne węzły w bramce muszą być łączone dodatkowymi paskami metalu E Projektowanie układów VLSI: Układy cyfrowe w technologii MOS 14

15 Rysowanie topografii optymalna ścieżka Problem: znalezienie takiej kolejności wejść do bramki aby można było tranzystory umieścić na jednym prostokącie dyfuzji Rozwiązanie: metoda Eulera pozwalająca na znalezieniu optymalnej ścieżki każdy węzeł grafu występuje tylko jeden raz) wspólna ścieżka Eulera: E E Projektowanie układów VLSI: Układy cyfrowe w technologii MOS 15

16 Rysowanie topografii optymalna ścieżka - przykłady OI21 OI OI31 inne rozwiązanie) Projektowanie układów VLSI: Układy cyfrowe w technologii MOS 16

17 Rysowanie topografii optymalna ścieżka - przykłady OI32 UWG: Szukając optymalnej ścieżki NIE zaczynać od węzłów między szeregowymi tranzystorami, które nie łączą się z masą lub wyjściem ponieważ stają się one skrajnymi i trzeba je łączyć ścieżką metalu przez całą bramkę omijając inne połączenia np.: węzły 6, 5, 8 na rys. powyżej) Projektowanie układów VLSI: Układy cyfrowe w technologii MOS 17

18 ramka transmisyjna Tranzystor NMOS Tranzystor PMOS zaczerpnięto z: John P. Uyemura MOS logic circuit design, Kluwer Projektowanie układów VLSI: Układy cyfrowe w technologii MOS 18

19 ramka transmisyjna schemat i symbol G G WE/W W/WE WE/W W/WE G G W/WE = WE/W G = Projektowanie układów VLSI: Układy cyfrowe w technologii MOS 19

20 ramka transmisyjna - zastosowania Multiplekser analogowy) zaczerpnięto z: John P. Uyemura MOS logic circuit design, Kluwer Projektowanie układów VLSI: Układy cyfrowe w technologii MOS 20

21 ramka OR ramka XOR zaczerpnięto z: John P. Uyemura MOS logic circuit design, Kluwer Projektowanie układów VLSI: Układy cyfrowe w technologii MOS 21

22 Przerzutniki z bramką transmisyjną Zatrzask -latch) zaczerpnięto z: John P. Uyemura MOS logic circuit design, Kluwer Projektowanie układów VLSI: Układy cyfrowe w technologii MOS 22

23 Przerzutniki działanie -latch zaczerpnięto z: John P. Uyemura MOS logic circuit design, Kluwer Projektowanie układów VLSI: Układy cyfrowe w technologii MOS 23

24 Przerzutniki przerzutnik zaczerpnięto z: John P. Uyemura MOS logic circuit design, Kluwer Projektowanie układów VLSI: Układy cyfrowe w technologii MOS 24