Technika Cyfrowa 1. Wykład 8: Cyfrowe układy scalone V CYFROWE UKŁADY SCALONE. dr inż. Jarosław Sugier IIAR, pok.

Transkrypt

1 V CYFROWE UKŁDY SCLONE Technika Cyfrowa 1 1 Parametry 1.1 Parametry statyczne Wykład 8: Cyfrowe układy scalone Przyjmujemy logikę dodatnią napięcie zasilające U cc > 0 0 log. ~ 0 V, 1 log. ~ U cc Rodzina charakterystyk przejściowych dla układów odwracających i nieodwracających dr inż. Jarosław Sugier Jaroslaw.Sugier@pwr.wroc.pl IIR, pok. 227 C-3 UO UO 0 UI 0 UI UO U CC Parametry prądowe: I OHmax, I OLmax, I IHmax, I ILmax Obciążalność stałoprądowa (fan-out) UOHmin U OHmin NM H U IHmin N H = I OHmax / I IHmax N L = I OLmax / I ILmax N max = min{ N H, N L } U ILmax 1.2 Parametry dynamiczne NM L UOLmax UI U OLmax U I 0 UILmax UIHmin Out In Zakres poziomów log. na WE (U ILmax, U IHmin ) oraz WY (U OLmax, U OHmin ) U O Odporność na zakłócenia stałoprądowe (noise margin) NM L = U ILmax U OLmax NM H = U OHmin U IHmin NM = min( NM L, NM H ) Odporność na zakłócenia impulsowe 8-3 t plh Czas propagacji układu kombinacyjnego t phl, t plh t p = ( t phl + t plh ) / 2 Dla układów CMOS t p zależy od pojemności obciążenia i ono decyduje o praktycznej obciążalności N max t phl 8-4 Parametry przełączania się układu synchronicznego / przerzutnika czas ustawienia (set-up), podtrzymania (hold) oraz przełączania Clk IN t S t H Q 1.3 Straty mocy Moc rozpraszana P d = (C L + C PD ) U CC U S f + U CC I CC C L pojemność obciążenia C PD pojemność wewnętrzna U S amplituda zmian U WE f częstotliwość przełączania I CC prąd spoczynkowy t pcq Parametry okresowego przebiegu prostokątnego szerokość stanu 0 / 1: t wl, t wh współczynnik wypełnienia: t wh / ( t wl + t wh ) [%] czas narastania / opadania zbocza: t tlh, t thl (albo: t R, t F ) 8-5 Współczynnik dobroci = P d t p [pj] 8-6

2 Przykład (bramkowany licznik modulo 5) Na podstawie podanych parametrów oszacuj maksymalną częstotliwość pracy układu. Przerzutniki: G t pcq = 3.5 ns J Q Q2 t H = 1.0 ns K Q t S = 2.0 ns Clk ramki: J Q t plh = 2.0 ns Q1 t phl = 1.5 ns K Q J Q Q0 K Q Q2 Q1 Q Klasyfikacje cyfrowych układów scalonych Dwa podstawowe kryteria ilość bramek w układzie (złożoność układu, tzw. stopień integracji), technologia wykonania. 2.1 Stopień integracji liczba bramek logicznych w układzie SSI (Small Scale Integration) < 10 4 NND 4 OR... proste układy rodziny TTL MSI (Medium Scale Inetgration) przerzutniki (np. SN7474: 2 D = 2 6 NND) rejestry, liczniki proste układy arytmetyczne... bardziej złożone układy rodziny TTL 8-8 LSI (Large Scale Inetgration) proste mikroprocesory (liczba tranzystorów): 4004 (1971) (1972) (1974) układy WE /WY, zegary, kalkulatory... VLSI (Very Large Scale Inetgration) > mikroprocesory (liczba tranzystorów): 8086 (1978) i386dx (1985) i486dx (1989) Pentium (1993) Pentium II (1997) Pentium III (1999) Pentium IV (00) pamięci, UWGI: Klasyfikacja utworzona na początku lat Miarą złożoności układu jest liczba tranzystorów a nie bramek; CMOS: 1 bramka ~ 4 tranzystory. Gordon Moore (współzałożyciel firmy Intel w 1968 r), 1965: liczba tranzystorów w układzie scalonym rośnie wraz z czasem w tempie wykładniczym Technologie UKŁDY IPOLRNE Idea pracy logiki diodowo-rezystorowej +UCC Połączenie +UCC +UCC Rodzina TTL (Transistor-Transistor Logic) 1965 r, Texas Instruments, układy SN74xx ramka TTL rodziny podstawowej +5V 4k 1k6 130 Inwerter na stopniu tranzystorowym +U CC T 3 T 1 T 2 1k T

3 Parametry rodzin TTL T P (N max =10) [ns] P d [mw/bramka] [pj] f max [MHz] ( 00) f max [MHz] ( 74) I OHmax [m] I OLmax [m] I ILmax [m] N max V CC [V] Standardowa S Schottky LS Low pow. S (1976) F Fast (1979) S dv. S (1980) ±0.5 LS dv. LS (1980) ± Rodzina ECL (Emiter Coupled Logic) 1962, Motorola; Wzmacniacz różnicowy ze sprzężeniem emiterowym jako bramka logiczna +U CC + + +U REF Podstawowe parametry (rodzina standardowa 10K): t p = 1 ns P d = 60 mw (1 bramka) = 60 pj N max 70 NM = 0.2 V (TTL 1V) 8-14 Cechy układów ECL (jako porównanie z TTL): (+) szybkość (bo w TTL: tranzystory nasycone / odcięte) ( ) duży pobór mocy (bo w TTL: tranzystory nasycone / odcięte) (+) względnie stały pobór mocy (TTL: impulsy I cc podczas przełączania, tzw. power noise) ( ) mała amplituda logiczna (+) WY komplementarne UKŁDY UNIPOLRNE Układy MOS pmos: chronologicznie pierwsze nmos: szybsze (większa ruchliwość nośników n); symbole tranzystorów: G D S NEMOS (z kanałem wzbogacanym, Enhanced, norm. OFF) Technologia HMOS: downsizing, zmniejszanie długości kanału tranzystora zwiększa gęstość upakowania oraz szybkość. Idea realizacji funkcji podstawowych: G D S NDMOS (z kanałem zubożanym, Depleted, norm. ON) RL RL RL Różna realizacja rezystancji obciążającej R L : Układy CMOS () () I RL () () U O Para tranzystorów komplementarnych: P(E)MOS otwierany przy U G = L Schematy bramek podstawowych N(E)MOS otwierany przy U G = H UT V DD () NEMOS: U GS = U RL = V DD U O Prostsza technologia, chronologicznie pierwsze U T = napięcie progowe otwierające tranzystor Enhanced U OH = V DD U T, mniejsza ampl. log. (mniejszy margines zakłóceń) Gorsza wydajność prądowa, dłuższe czasy przełączania () NDMOS: U GS = 0 (const) U OH V DD, większa ampl. log. (większy margines zakłóceń) Lepsza wydajność prądowa, krótsze czasy przełączania Trudniejsza technologia; z czasem wyparły całkowicie ()

4 Projektowanie bramek typu OI (nd Or Invert) / OI (Or nd Invert) Np. f = /[(a + b)c] + F F UP DN = f = ( a + b) c = a + b + c = ab + c = F( a, b, c) = f = ( a + b) c = F( a, b, c) Tranzystory nmos = sekcja pull-down (zwarcie WY z GND U O 0V), Tranzystory pmos = sekcja pull-up (zwarcie WY z U O ) Równoległe lub szeregowe konfiguracje tranzystorów w sekcjach C (+) C Dla każdej konfiguracji sygnałów WE dokładnie jedna z sekcji (pull-up lub pull-down) otwarta, druga zamknięta statyczny prąd zasilania I DD 0 Praktycznie zerowy statyczny pobór mocy: C P d = P d ( f ), P d ( 0 ) Układy scalone SIC pplication Specific Integrated Circuits Podstawowy rozdział cyfrowych u.s.: Wielkie standardy: standardowe, uniwersalne elementy o strukturze niemodyfikowalnej po wyprodukowaniu; np. bramki i układy funkcjonalne rodzin TTL, ECL, MOS, mikroprocesory, pamięci... Układy SIC: użytkownik ma w pewien sposób wpływ na strukturę logiczną układu Full-Custom Semi-Custom Standard Cells Gate rrays Field Programmable Gate rrays (FPG) Programmable Logic Devices: układy PLD, Complex PLD (CPLD) Rodzaje układów SIC Dwie pierwsze klasy układów SIC (Full Custom, Semi Custom) programowalne w procesie produkcji, programowalne maską (użytkownik przekazuje projekt producentowi u.s., układy po wyprodukowaniu mają architekturę niemodyfiukowalną). Dwie pozostałe klasy układów (PLD, FPG): wszystkie układy określonego typu opuszczają producenta identyczne (produkcja wielkoseryjna, niskie koszty), programowanie układu po jego wykonaniu poprzez utworzenie połączeń w istniejącej sieci ścieżek sygnałowych / skonfigurowanie elementów logicznych. Zalety SIC: niższe koszty zaprojektowania, wykonania i uruchomienia systemu cyfrowego; możliwość reprogramowania układu ułatwione testowanie, wprowadzanie zmian w projekcie Full-Custom SIC (układy z pełnym cyklem projektowym) Użytkownik sam projektuje wszystkie lub wybrane komórki logiczne układu, rozmieszczenie oraz połączenia. Stosowane przeważnie w układach nowych lub wysoce specjalizowanych, gdy brak gotowych projektów wymaganych komórek. Produkcja we wsadach po 5 30 wafli (wafer), każdy wafel zawiera układów Standard-Cell SIC (komórki standardowe) Układ projektowany z predefiniowanych standardowych komórek (standard cells), zaprojektowanych w trybie full-custom; dostępne komercyjne biblioteki standardowych komórek. Duże komórki, realizujące złożone bloki funkcjonalne (np. mikroprocesory) tzw. mega cells, cores. Regularny rozkład komórek w układzie, zwykle rzędy (wiersze) komórek o stałej wysokości i zmiennej długości uporządkowana struktura połączeń Gate-rray SIC Regularna, niezmienna struktura elementów układu (matryca elementarnych bloków logicznych), użytkownik projektuje sieć połączeń (warstwy metalizacji). Standardowe układy produkowane seryjnie i magazynowane, po otrzymaniu projektu dodawane tylko warstwy metalizacji. Taniej i szybciej niż standard-cell Układy PLD (Programmable Logic Devices) Standardowe, produkowane masowo układy scalone opuszczają producenta w identycznej postaci. Jedna duża matryca programowanych połączeń programowanie wyłącznie po stronie użytkownika. Przykłady: - programowalne pamięci tylko do odczytu (PROM) - układy PL, PL: dwupoziomowa struktura sumy iloczynów, realizująca zaprogramowaną funkcję boolowską. 8-24

5 Układy CPLD W jednej strukturze wiele modułów PL + jedna globalna matryca połączeń. 3.2 Rachunek ekonomiczny układów SIC Koszt całkowity projektu i produkcji = koszt stały ( przygotowanie projektu) + koszt jednostkowy (koszt u.s., montażu itp.) liczba egzemplarzy Układy FPG Nazywane także FPLD (Field Programmable Logic Devices). Zasada programowania podobna do PLD, ale bardziej złożona struktura: dwuwymiarowa matryca programowalnych bloków logicznych w miejsce prostej dwupoziomowej struktury logicznej typu suma iloczynów. Programowanie nie tylko sieci połączeń (jak w PLD), ale także pewien sposób konfigurowania funkcji komórek logicznych: - struktura układu: regularny układ komórek logicznych, które zawierają pewną (programowalną) logikę kombinacyjną oraz przerzutnik(i); - komórki logiczne otoczone siecią (programowalnych) linii sygnałowych. Liderzy architektur FPG: firmy Xilinx oraz ltera Przykład: Porównanie trzech technologii CIC (cell-based IC = standard cell SIC) MG (mask programmable gate array) FPG Koszty: (stały) (jednostkowy) CIC: $ 8$ MG $ 10$ FPG $ 39$ (From: pplication Specific Integrated Circuits, Smith, ddison-wesley, 1997) Technologie programowania układów PLD Programowanie układu : utworzenie (lub nie) połączeń w określonych punktach linii sygnałowych, tzw. punktach programowalnych określenie dróg przesyłania sygnałów pomiędzy elementami układu (bramkami, przerzutnikami, blokami funkcjonalnymi) i uzyskanie w ten sposób układu kombinacyjnego lub sekwencyjnego o żądanej funkcji. Ogólna struktura nie zaprogramowanego układu wyznacza nieprzekraczalne ramy projektu (programowaniu podlega sieć połączeń między elementami zawartymi w układzie, nie rodzaj i liczba owych elementów). Wyrównanie kosztów: FPG vs. Gate rray Gate rray vs. Standard Cells szt..000 szt. (From: pplication Specific Integrated Circuits, Smith, ddison-wesley, 1997) Trzy główne technologie programowania analogiczne do realizacji programowalnych pamięci tylko do odczytu (ROM): - programowanie jednokrotne (Programmable ROM, PROM) - programowanie kasowalne przez naświetlenie promieniami UV (Erasable Programmable ROM, EPROM) - programowanie kasowalne elektrycznie (Electrically Erasable PROM, EEPROM, E 2 PROM) Programowanie nieodwracalne (One-Time Programming, OTP). ezpieczniki (Fuses) Technologia chronologicznie pierwsza, związana z układami bipolarnymi. Metoda: przepalenie bezpiecznika fragmentu odpowiednio przygotowanej ścieżki metalizacji. Photo MD Programowanie kasowalne (Erasable Programming) Technologia MOS, jako programowane połączenie tranzystor EPROM i EEPROM: tranzystor nmos normalnie otwarty z bramka swobodną (floating gate) Programowanie EPROM - hot electron tunneling: Napięcie programowania V PP >> +5V (+15 V), lawinowe wstrzykniecie elektronów na bramkę swobodną przesunięcie napięcia progowego tranzystora powyżej +5V (tranzystor stale odcięty) floating gate VPP access gate VD < VPP. ntybezpieczniki (ntifuses) ntybezpiecznik jest normalnie rozwarty (off); przepuszczenie odpowiednio dużego prądu (5 15 m) stapia izolujący dielektryk i powoduje stałe zwarcie (on). Mniejsza zajętość miejsca => technologia stosowana w układach CMOS o dużym stopniu scalenia n+ Source n+ Drain thin gate oxide P-Type Silicon FMOS = Floating gate valanche injection MOS Fig. ltera 8-30

6 Kasowanie: Naświetlenie promieniowaniem jonizującym (UV 2537 Å), jonizacja dielektryka umożliwia wzbudzonym elektronom spłynięcie z bramki swobodnej. Obudowy ceramiczne z oknem ze szkła kwarcowego. Powolne; trwa od kilku sekund do kilkunastu minut. Jeśli trwa za długo niebezpieczeństwo nieodwracalnego pozbawienia bramki swobodnej możliwości uwięzienia elektronów (over-erasure). Samoczynne kasowanie pod wpływem promieniowania słonecznego, promieniowania tła (trwałość zapisu ograniczona). Ograniczona ilość cykli programowanie kasowanie; rzędu W sumie: Czas programowania dość długi (~µs), ale najkrótszy wśród metod programowania odwracalnego. ardzo dobre możliwości scalania (pojedynczy tranzystor jako jednocześnie urządzenie programujące i odczytujące) Programowanie kasowalne elektrycznie (Electrically Erasable Programming) Inna metoda wprowadzania elektronów na bramkę swobodną: efekt tunelowy Fowlera Nordheima, wstrzyknięcie elektronów wprost z drenu. Cieńsza warstwa dielektryka (10 vs. 100 nm), niższe napięcie programowania (V GD ~ +12V): n+ Source n+ Drain Tranz. FLOTOX = FLOating gate Thin OXide Niższe natężenie prądu dłuższy czas programowania, zwykle rzędu ~ms. Kasowanie: ten sam efekt przy odwróconej polaryzacji napięć = odprowadzenie elektronów z bramki swobodnej. Podczas kasowania niebezpieczeństwo silnego dodatniego naładowania bramki swobodnej (tranzystor stale otwarty) specjalne układy kontrolujące rozładowanie Różne technologie programowania wielokrotnego podsumowanie: Flash EPROM EEPROM NOR NND Vcc [V] 5, , 3.3, 2.5 5, 3.3 Program/erase cycles ~10 3 ~10 5 ~10 5 ~10 6 Program method Hot electron FN tunneling Hot electron FN tunneling Erase method UV light FN tunneling FN tunneling FN tunneling Program time 10 µs / yte 5 ms / yte 10 µs / yte 300 µs / 512 yte Erase time ~30 min 10 ms / chip 1 s / 64 kyte 5 ms / 16 kyte Pamięci Flash = technologia E 2 PROM + odpowiednia organizacja matrycy pamięciowej oraz możliwość jednoczesnego kasowania wszystkich lub grupy komórek. 8-33