Technika Cyfrowa 2 wykład 4: FPGA odsłona druga technologie i rodziny układów logicznych

Transkrypt

1 Technika Cyfrowa 2 wykład 4: FPGA odsłona druga technologie i rodziny układów logicznych Dr inż. Jacek Mazurkiewicz Katedra Informatyki Technicznej Jacek.Mazurkiewicz@pwr.edu.pl

2 Elementy poważniejsze

3 Zegar (1)

4 Zegar (2)

5 Bloki wejścia-wyjścia

6 FPGA jednolite nie są

7 FPGA kontra ASIC

8 Zalety i wady FPGA

9 Proces projektowania

10 Układ kombinacyjny raczej prosty

11 Realizacja w AHDL (1)

12 Realizacja w AHDL (2)

13 Realizacja w VHDL

14 Przykład 2 translator kodu

15 Opis w VHDL (1)

16 Opis w VHDL (2)

17 Tranzystor łącznikiem dwustanowym (1)

18 Tranzystor łącznikiem dwustanowym (2) U zaś A Y A R C We R B Wy NOT

19 Czas przełączania ważna rzecz (1)

20 Czas przełączania ważna rzecz (2)

21 Rodziny układów cyfrowych TTL (Transistor Transistor - Logic) układy TTL ECL (Emiter Coupled Logic) układy o sprzężeniu emiterowym MOS (Metal Oxide - Semiconductor) układy MOS CMOS (Complementary MOS) układy komplementarne MOS BiCMOS (Bipolar CMOS) układy mieszane, bipolarne CMOS I 2 L (Integrated Injection Logic) układy iniekcyjne CTD (Charge Transfer Device) układy o sprzężeniu ładunkowym GaAs MESFET układy GaAs

22 Czas życia technologii Układy TTL ustępują miejsca nowszym technologiom CMOS i BiCMOS, zwłaszcza niskonapięciowym (LV Low Voltage)

23 Warunki projektowania Przy projektowaniu urządzeń z cyfrowymi układami scalonymi istotne są następujące parametry: szybkość działania, moc strat, odporność na zakłócenia, zgodność łączeniowa i obciążalność Przy konstrukcji systemów cyfrowych powinny być znane właściwości obudów oraz niezawodność cyfrowych układów scalonych.

24 Układ z obciążeniem U CC (V CC ) - napięcie zasilania I CC prąd zasilania U I (U O ) napięcie wejściowe (wyjściowe)

25 Proces przełączania bramki TTL

26 Porównanie szybkości działania t p t phl t 2 plh TTL do 500MHz, GaAs do 20GHz, ECL do 5GHz.

27 Częstotliwości graniczne pracy S - bardzo szybka (Schottky) LS - małej mocy, bardzo szybka (Low power Schottky) F - bardzo bardzo szybka (Fast) AS - ulepszona, bardzo szybka (Advanced Schottky) ALS - ulepszona małej mocy, bardzo szybka (Advanced Low power Schottky)

28 Straty mocy w funkcji częstotliwości

29 Zakłócenia w systemie cyfrowym napięcie zasilające uziemienie przesłuch w liniach transmisyjnych odbicia w liniach transmisyjnych zewnętrzne

30 Marginesy zakłóceń Marginesy zakłóceń wskazują, jaki poziom zakłóceń nie spowoduje błędnego odczytu sygnału wejściowego w najgorszym przypadku. U LI max -U LO max - margines zakłóceń stanu niskiego U HO min -U HI min - margines zakłóceń stanu wysokiego CMOS U DD = + 5 V U LO U LI U HO U HI stany wyjściowe stany wejściowe

31 Serie TTL W technice TTL są produkowane serie: TTL standard TTL 74 S bardzo szybka (Schottky) 74S LS - małej mocy bardzo szybka (Low Power Schottky) 74LS F bardzo bardzo szybka (Fast) 74F, AS ulepszona bardzo szybka (Advanced Schottky) 74AS ALS - ulepszona małej mocy bardzo szybka (Advanced Low Power Schottky) 74ALS.

32 Parametry TTL napięcie zasilające +5V (+4,75V do +5,25V), sygnał wyjściowy: H > 2,4V L < 0,4V, sygnał wejściowy: H > 2,0V L < 0,8V, obciążalność 10 48, współczynnik dobroci: D=t p P; [pj], maksymalna częstotliwość pracy: TTL (25 MHz), TTL-S (125 MHz) diody Schottky'ego 2x pobór mocy, TTL-LS (33 MHz) trochę mniejszy pobór mocy, TTL-F (150 MHz), TTL-AS (200 MHz) 10x mniejszy pobór mocy niż TTL, TTL-ALS (50 MHz).

33 Bramka NAND TTL 7400 A A B Y=A*B 5V 4k 1,6k 130 A B Y H H L L H H H L H L L H B 1k Y=A*B

34 Charakterystyka przejściowa NAND TTL zależność charakterystyki przejściowej od temperatury

35 Inwerter NOT 7404 symbol graficzny

36 Tranzystor Schottky ego

37 Bramka NAND TTL Schottky-ego (S) Korektor charakterystyki przejściowej Charakterystyka przejściowa bardziej prostokątna niż serii standardowej

38 Charakterystyki przejściowe TTL

39 Układy z wejściem Schmitt a (1) Własności: napięcia progowe oraz histereza, duża odporność na zakłócenia. Zastosowania: przekształcanie wolnozmiennych sygnałów na impulsy o szybkich zboczach, przemiana napięcia sinusoidalnego na prostokątne, redukcja wpływu zakłóceń, proste układy multiwibratorów astabilnych.

40 Układy z wejściem Schmitt a (2)

41 Bramka NAND z otwartym kolektorem OC Serie 74F38, 74ALS38B symbol graficzny

42 Suma (iloczyn) montażowy Jeśli wyjścia kilku bramek z OC zostaną połączone do wspólnego rezystora otrzymamy układ realizujący tzw. sumę montażową w logice ujemnej (wired-or): układ zachowuje jak bramka NOR; iloczyn montażowy w logice dodatniej (wired-and) linie przerwań magistrali komputerowych, których zadaniem jest sygnalizowanie, że co najmniej jedno urządzenie chce zwrócić na siebie uwagę, wyjścia na magistrale zewnętrzne IEC-625 (HPIB, GPIB).

43 Bipolarna bramka trójstanowa R1 R2 R3 U CC =5V A T1 T2 D T3 T4 OE (Output Enable) wejście zezwalające Y OE T6 R6 T7 R7 R4 R5 T5 R8 T8 OE=L T6=L, T7,T8=zatkane OE=H T7,T8=L T2,T4,T5=zatkane

44 Bramka trójstanowa CMOS zatk (1) 1 (0) 0 (1) 1 (0) 1 (0) 1 0 zatk HIGH-Z stan wysokiej impedancji

45 Sterownie szyną danych Konflikty na magistrali eliminuje specjalny układ

46 Rodzina CMOS (1) CMOS komplementarne tranzystory PMOS i NMOS bez rezystorów bardzo mała moc strat w stanie statycznym i przy małych częstotliwościach praca przy obniżonym napięciu zasilania 3.3 V (± 0,3 V), 2.5 V (±0,2 V), 1.8V (±0.15V), a nawet 0.8V np. straty mocy P=U 2 /R przy 5V i 3,3 V 5 2 / 3,3 2 2,3 raza większa szybkość działania niż układy pięciowoltowe znaczne zmniejszenie moc strat przy większych częstotliwościach niższy poziom generowanych zakłóceń elektromagnetycznych i elektrycznych wyższa niezawodność pracy

47 Rodzina CMOS (2) Układy do zastosowań masowych, o niewielkiej szybkości działania (układy zegarkowe, nie programowalne układy kalkulatorowe z napięciem zasilania 0.8 V 1,5 V). Układy programowalne (takie jak układy PLD i FPGA) i specjalizowane (ASIC). Uniwersalne układy cyfrowe LSI i VLSI, głównie układy mikroprocesorowe i pamięciowe. Uniwersalne układy cyfrowe SSI i MSI, stanowiące funkcjonalne odpowiedniki układów TTL.

48 Rodzina CMOS (3)

49 Parametry CMOS i TTL

50 Parametry CMOS 3V

51 Inwerter CMOS

52 Charakterystyki inwertera CMOS

53 Budowa bramek porównawczo A B T1 T2 T3 T4 Q 1 1 p z z p z p p z 1 A B T1 T2 T3 T4 X T5 T6 Q 1 1 z z p p 0 p z p z z p 1 z p 0 p przewodzi, z - zatkany a) Bramka NAND LS-TTL, b) bramka AND CMOS

54 Inne bramki CMOS (1)

55 Inne bramki CMOS (2)

56 Charakterystyki przejściowe NOR

57 Poziomy napięć CMOS i TTL

58 Bramki BiCMOS

59 Technologia ECL: NOT (1) Y=A Y=A A U REF U EE =-5,2V I

60 Technologia ECL: NOR/OR (2) A B Y=A+B Y=A+B 50k 50k 779 6,1k 4,98k U EE = -5,2V

61 Technologia I 2 L: NOR V Y 1 =A A Y 2 =A+B B Y 3 =B