Rekonfigurowalne systemy scalone

Transkrypt

1 Rekonfigurowalne systemy scalone (System on-a-programmable Programmable-Chip) Tadeusz Łuba Elżbieta Piwowarska Zbigniew Jaworski Instytut Telekomunikacji Instytut Mikroelektroniki i Optoelektroniki Politechnika Warszawska 1

2 Cel prezentacji Omówienie tych aspektów projektowania specjalizowanych układów cyfrowych, które są udziałem dynamicznie rozwijającej się technologii układów rekonfigurowalnych. 2

3 Plan prezentacji 1. Nowe struktury układów programowalnych i rekonfigurowalnych 2. Rola i znaczenie logiki rekonfigurowalnej 3. Eksperymenty w projektowaniu systemów cyfrowych w technice układów rekonfigurowalnych 4. Wnioski 3

4 Układy programowalne przez użytkownika FPLD (C)PLD FPGA PAL GAL Classic EPLD MAX, ACEX isplsi MACH XC9500 PLA XPLA APEX FLEX Configurable Logic Block XC 3000 XC 4000 Spartan XC 6200 Virtex AT40 AT6000 4

5 Struktury programowalne MAX I/O OUTPUT ENABLE SYSTEM CLOCK PRESET D P Q ARRAY CLOCK CLEAR C TO I/O CONTROL BLOCK Fr o m inputs From PIA Expander Produ ct Te rms I/O and Macrocell Feedback AND Array 8 8 macro cell macro cell 8 macro cell PLD 5

6 Struktury programowalne FLEX I/O Element (IOE) IOE IOE IOE IOE IOE IOE IOE Fast Track Interconnect IOE IOE IOE IOE Embedded Array Block ROM Logic Element (LE) IOE Cascade Out IOE RAM Embedded Array Block IOE IOE IOE IOE IOE IOE Logic Array IOE Logic Array Block (LAB) DATA1 DATA2 DATA3 DATA4 Cascade In Carry IN Preset Clear Clock Look-Up Table (LUT) Carry Chain Cascade Chain PR CLR Q Programmable Register LE Out Carry Out 6

7 Układy FPGA firmy Xilinx Configurable Logic blocks (CLBs) DATA IN LOGI C VARIABLES.di.a.b.c.d.e QX F CO MB INATIONAL FUNCTION G QY F DIN G F DIN G 0 MUX 1 0 MUX 1 D Q RD D Q QX F G QY.X CLB OUTPUTS.Y ENABLE clk clk RESET.e c "1" (ENABLE).k.rd "0" (I NH IBIT) RD (GLOBAL RESET) 7

8 Struktura rekonfigurowalna configurable logic blocks (CLBs) Linie połączeniowe PSM (Programowalna Matryca Połączeń) Długie linie połączeniowe Xilinx XC400E 8

9 Atrubut rekonfigurowalności Struktura komórek DATA IN LOGI C VARIABLES ENABLE clk clk RESET.di.a.b.c.d.e QX F CO MBINATIONAL FUNCTION G QY.e c "1" (ENABLE).k.rd "0 " (I NHIBIT) (GLOBAL RESET) F DIN G F DIN G 0 MUX 1 0 MUX 1 D Q RD D Q RD QX F G QY.X CLB OUTPUTS.Y DATA1 DATA2 DATA3 DATA4 Cascade In Carry IN Preset Clear Clock Look-Up Table (LUT) Carry Chain Cascade Chain PR CLR Q Cascade Out Programmable Register LE Out Carry Out Xilinx Altera 9

10 10 Układy aktualnie produkowane Układy aktualnie produkowane FPGA DY FPGA QL FPGA AT40K FPGA AT FPGA Spartan 0,1 57, , FPGA Virtex 0, FPGA XC FPGA XC4000XE/XL FPGA XC ,5...7, (*2) FPGA XC FPGA FLEX , FPGA FLEX FPGA FLEX6000 Maksymalny czas konfiguracji [ms] Liczba bramek przeliczeniowych x1000 Liczba komórek Architektura Rodzina

11 Najnowsze rodzaje struktur programowalnych Struktury programowalne z wbudowanymi rdzeniami procesorów typu Combo (AT94, Virtex-II Virtex) Struktury programowalne z wbudowanymi miękkimi rdzeniami procesorów typu IP 11

12 Struktury typu Combo Combo Struktury integrujące mikrokontroler z peryferiami i programowaną matrycą FPGA 12

13 Struktury typu Combo Combo W skład FPSLIC wchodzą: Szybki mikrokontroler RISC (z serii AVR) Matryca FPGA AT40K Duża pamięć programu Flash Pamięć RAM z wydzielonymi blokami konfiguracji matrycy FPGA Kontroler konfiguracji Bogate peryferia mikrokontrolera 13

14 Wbudowane miękkie rdzenie procesorów FPGA Memory core ALTERA soft CPU FPGA Nios (Altera); MicroBlaze (Xilinx) 14

15 Cecha wspólna: Configurable Logic Block (CLB) Uniwersalna komórka logiczna Sieć bramek x 1 x 2 x 3 x 4 CLB y y = f(x 1, x 2, x 3, x 4 )!!! 15

16 Przykład prosty układ x 0 x 2 x 3 x 9 kombinacyjny Układ kombinacyjny UK y 0 y 1.type fr.i 10.o 2.p e 16

17 SUBDESIGN bul ( i[1..10] : INPUT; o[1..2] : OUTPUT; Przykład (AHDL) ) BEGIN TABLE (i[1..10]) => (o[1..2]); B" " => B"00"; B" " => B"00"; B" " => B"10"; B" " => B"10"; B" " => B"01"; B" " => B"01"; B" " => B"00"; B" " => B"01"; B" " => B"01"; B" " => B"01"; B" " => B"10"; B" " => B"00"; B" " => B"00"; B" " => B"01"; B" " => B"00"; B" " => B"11"; B" " => B"11"; B" " => B"10"; B" " => B"10"; B" " => B"01"; B" " => B"00"; B" " => B"11"; B" " => B"00"; B" " => B"10"; B" " => B"11"; MAX+PLUSII AHDL: 35 komórek CLB END TABLE; END; 17

18 Fragment raportu MAX+PLUSII Project Information d:\maxplus2\work\bul.rpt MAX+plus II Compiler Report File Version /10/2002 Compiled: 04/18/ :57:42 ***** Project compilation was successful Converted from PLA file: bul ** DEVICE SUMMARY ** Chip/ Input Output Bidir Memory Memory LCs POF Device Pins Pins Pins Bits % Utilized LCs % Utilized bul EPF10K10LC % 35 6 % User Pins: Device-Specific Information: d:\maxplus2\work\bul.rpt bul ***** Logic for device 'bul' compiled without errors. Device: EPF10K10LC

19 :21:40 -- PLA -> > VHDL converter ver MILITARY UNIVERSITY OF TECHNOLOGY -- WARSAW -- Przykład (VHDL) library IEEE; use IEEE.STD_LOGIC_1164.all; entity bul is port(i : in std_logic_vector(1 to 10); o : out std_logic_vector(1 to 2)); end bul; architecture arch1 of bul is begin PLA: process(i) begin case i is when " " => o <= "00"; when " " => o <= "00"; when " " => o <= "10"; when " " => o <= "10"; when " " => o <= "01"; when " " => o <= "01"; when " " => o <= "00"; when " " => o <= "01"; when " " => o <= "01"; when " " => o <= "01"; when " " => o <= "10"; when " " => o <= "00"; when " " => o <= "00"; when " " => o <= "01"; when " " => o <= "00"; when " " => o <= "11"; when " " => o <= "11"; when " " => o <= "10"; when " " => o <= "10"; when " " => o <= "01"; when " " => o <= "00"; when " " => o <= "11"; when " " => o <= "00"; when " " => o <= "10"; when " " => o <= "11"; when others => o <= "XX"; end case; end process; end; MAX+PLUSII VHDL: 67 komórek CLB 19

20 .type fr.i 10.o 2.p e Przykład (Leonardo Spectrum) Leonardo Spectrum 96 komórek CLB 20

21 .type fr.i 10.o 2.p e Dekompozycja Zagadka 4 6 Ile 4 komórek komórki CLB? H 1 y 0 G H 2 y 1 G

22 Niestety, procedury dekompozycji nie są jeszcze wbudowane do komercyjnych systemów projektowania układów cyfrowych 22

23 Systemy CAD 23

24 Eksperymenty dla struktur FPGA W eksperymentach tych porównamy wyniki syntezy uzyskiwane w komercyjnych systemach projektowania układów cyfrowych z wynikami uzyskanymi przy wspomaganiu tych systemów nie stosowanymi jeszcze w systemach komercyjnych procedurami dekompozycji funkcjonalnej. 24

25 Układy stosowane w eksperymentach bin2bcd1 konwerter kodu binarnego na BCD dla liczb z zakresu od 0 do 99 bin2bcd2 konwerter kodu binarnego na BCD dla liczb z zakresu od 0 do 355 DESboxes zespół skrzynek podstawieniowych szyfru DES RD sbox z algorytmu kryptograficznego Rijndael DESaut kombinacyjna część układu sekwencyjnego z implementacji algorytmu kryptograficznego DES 5B6B kombinacyjna część układu kodera 5B-6B 25

26 Narzędzia stosowane w eksperymentach MAX+PLUSII (Altera) FPGA Express (Synopsys) Leonardo Spectrum (Exemplar) SIS (Berkeley) DEMAIN (IT-PW)) 26

27 Konwerter Bin2BCD BCD BIN/BCD Wejście Wyjście ( ) BIN ( ) BCD 0 liczby 99 0 liczby

28 Bin2BCD BCD specyfikacja behawioralna w języku j AHDL SUBDESIGN bin2bcd ( lb[7..0], start, zegar ) VARIABLE BEGIN END; ld[7..0], koniec lda[3..0], ldb[3..0] lb_r[7..0], lk[3..0] ld[7..0], koniec : INPUT; : OUTPUT; : DFF; : DFF; : DFF; (lda[], ldb[], lb_r[], lk[]).clk = zegar; (ld[], koniec).clk = zegar; IF start THEN lb_r[] = lb[]; lk[] = 8; ELSE IF lk[] > 0 THEN IF ldb[] >= 5 THEN lda[] = (lda[2..0], B"1"); -- bit lb[3] = 1 ldb[] = (ldb[2..0] + 3, lb_r[7]); ELSE lda[] = (lda[2..0], B"0"); -- bit lb[3] = 0 ldb[] = (ldb[2..0], lb_r[7]); END IF; lb_r[] = (lb_r[6..0], B"0"); -- przesun w lewo lk[] = lk[] - 1; -- zmniejsz lk ELSE lda[] = lda[]; ldb[] = ldb[]; ld[] = (lda[], ldb[]); koniec = B"1"; END IF; END IF; 28

29 29 IN CLK CK IN LB[7..0] STOP] OUT CLOK L[3..0] OUT OUT LOAD START LOAD LOAD LOAD CLK DA[3..0] LOAD STOP DB[3..0] RB[7..0] LD[7..0] CK STOP CK CK QDB[3..0] QDA[3..0] r3_v Us_v r2_v r1_v r4_v Lk_v LB[7..0] CK CLK START CLOK STOP LD[7..0] INPUT INPUT INPUT INPUT OUTPUT OUTPUT OUTPUT Konwerter Bin2 Konwerter Bin2BCD BCD Altera

30 .type fr.i 9.o 8.p * * * e Konwerter Bin2BCD BCD na poziomie logicznym AHDL/VHDL MAX+PLUSII 131komórek DEMAIN DEMAIN 13 komórek (!!!) 30

31 Układy kryptograficzne: DES, Rijndael Podstawienie S-box n x m S n x 1 x 2 x n n-bitowy adres Logika kombinacyjna... ROM 2 n słów... y 1 y 2 y m m m-bitowe wyjście 31

32 Schemat blokowy rundy algorytmu DES Runda R E S 1 S 2 S 3 K S 4 S 5 P S 6 S 7 L S 8 32

33 Skrzynki podstawieniowe Każda ze skrzynek S-box przypisuje jednej z 64 6-bitowych wartości wejściowych liczbę z zakresu 0..15, a więc 4-bitową. Dla każdego S-boksu 6 bitów wejściowych określa jednoznacznie 4-bitową wartość. Z ośmiu takich wartości kolejno jest tworzony 32-bitowy ciąg, który jest przesyłany do bloku p gdzie odbywa się jego permutacja. Z 6-bitowego ciągu, bity 1 i 6 określają numer wiersza, natomiast bity od 2 do 5 wyznaczają numer kolumny. Binarna reprezentacja liczby pod wskazanym miejscem jest przekazywana na wyjście danego S-boksu. S

34 Skrzynki podstawieniowe Bit 1 i 6 określają wiersz pozostałe kolumny S

35 Skrzynki podstawieniowe S-box S1 ** DEVICE SUMMARY ** Chip/ Input Output Bidir Memory Memory LCs POF Device Pins Pins Pins Bits % Utilized LCs % Utilized s1 EPF10K10LC % 55 9 % User Pins: Jeden S-box zajmuje aż tyle komórek wprowadza też duże opóźnienie. 35

36 Skrzynki podstawieniowe S 1 S 2 S 3 S 4 S 5 S 6 S 7 S 8 Liczba komórek Maks. opóźnienie 28,1 31,6 33,5 34,0 28,4 30,4 34,3 31,4 Razem 585 komórek z maksymalnym opóźnieniem 34,3 ns. 36

37 Dekompozycja S-boxów Każda ze skrzynek S-box jest funkcją kombinacyjną Można ją więc zdekomponować i wykorzystać sieć bloków po dekompozycji do realizacji tych funkcji 37

38 Skrzynki podstawieniowe Decomposed project: S1 ** DEVICE SUMMARY ** Chip/ Input Output Bidir Memory Memory LCs POF Device Pins Pins Pins Bits % Utilized LCs % Utilized s1dek EPF10K10LC % 25 4 % User Pins: Pierwszy S-box zajmuje teraz 25 zamiast 55 (dwukrotnie mniej!!!) wprowadza też mniejsze opóźnienie Zapowiada się ciekawie 38

39 Skrzynki podstawieniowe S 1 S 2 S 3 S 4 S 5 S 6 S 7 S 8 Liczba komórek Maks. opóźnienie 28,1 31,6 33,5 34,0 28,4 30,4 34,3 31,4 Liczba komórek 25 Po dekompozycji Maks. opóźnienie 19,5 17,2 16,7 19,0 19,0 19,4 17,7 17,6 Razem 184 komórki w porównaniu do 585 komórek w realizacji wcześniejszej (ponad trzykrotnie mniej) z maksymalnym opóźnieniem 19,5 ns w porównaniu do 34,3 ns. 39

40 Ciekawe jak to wpływa na realizację całego algorytmu DES? 40

41 Ścieżka przepływu danych algorytmu DES Altera 709 komórek P = 28,8 MHz / 16 x 64 bity = 115 Mbit/s Altera + DEMAIN 296 komórek P = 51,5 MHz / 16 x 64 bity = 206 Mbit/s 41

42 A może tak źle jest tylko dla systemu MAX+PLUSII? 42

43 Wyniki eksperymentów Architektura FPGA (EPF10K10LC84-3) Przykład FPGA Leonardo DEMAIN MAX+Plus II SIS Express Spectrum bin2bcd bin2bcd DES boxes RD DESaut B6B Szczegółowy opis eksperymentów można znaleźć na stronie w katalogu: DEMAIN/Eksperymenty z programem Demain 43

44 A jak to wygląda w konfrontacji z realizacjami w innych ośrodkach badawczych? 44

45 Realizacje Rijndaela porównanie przepustowości (Mb/s) dla FLEX 10K TSI/TUKE TSI France & Technical Unversity of Košice, Slovakia 600 GMU - George Mason Univeristy, USA MUT Military University of Technology, Poland WUT - Warsaw University of Technology, Poland TSI/ TUKE GMU MUT WUT 45

46 FPGA with Embedded Array Blocks FLEX 10K10 I/O Element (IOE) IOE IOE IOE IOE IOE IOE IOE Fast Track Interconnect IOE IOE IOE Embedded Array Block ROM Logic Element (LE) IOE IOE IOE IOE Embedded Array Block Logic Array Block (LAB) IOE IOE IOE IOE IOE IOE Logic Array 46

47 Uogólnienie dla układów sekwencyjnych A C B UMA Układ modyfikacji adresu (CLB) register ROM Funkcja przejśc-wyjść (EABs) 47

48 Eksperymenty dla układu EPF 10K10 device Benchmark ROM Implementation #bits FF implementation #LCs AM implementation #LCs #bits d cse ) ex ) mark ) s ) tbk ) 759 2) sse ) ) Realizacja niemożliwa za mała pojemność pamięci ROM 2) Realizacja niemożliwa za mało komórek CLB tbk: 6 wejść, 3 wyjścia oraz 32stany 48

49 Realizacja układu tbk tbk: bits or 759 LCs tbk: 4093 bits and 333 LCs tbk tbk 6144 bits EPF10K 6144 bits EPF10K 576 LCs 576 LCs Bez dekompozycji Po dekompozycji 49

50 Podsumowanie Przeprowadzone eksperymenty w pełni potwierdzają tezę, że komercyjne systemy projektowania układów cyfrowych niejednokrotnie realizują projekty dalekie od rozwiązań optymalnych pod względem zajętości zasobów sprzętowych. Sytuacja ta jest szczególnie niepokojąca dla najnowszych układów rekonfigurowalnych typu FPGA i FLEX. Jedynie systemy uniwersyteckie są w stanie w lepszym stopniu wykorzystać możliwości oferowane przez te struktury. 50