napięcie-częstotliwość

Wielkość: px

Rozpocząć pokaz od strony:

Download "napięcie-częstotliwość"

Michał Markiewicz
7 lat temu
Przeglądów:

1 Przetwornik napięcie-częstotliwość Czytnik TLD Fizyka Medyczna, studia II stopnia, Dozymetria i elektronika w medycynie 1

2 Czytnik TLD RA 94 2

3 Czytnik TLD RA 94 FOT PIF ZWN PLT PTW Fotopowielacz Przetwornik prąd napięcie Zasilacz wysokiego napięcia (1kV) Element Peltiera do chłodzenia FOT (opcjonalnie) Moduł przetworników cyfrowo analogowych DAC 3

4 Czytnik TLD RA 94 4

5 Czytnik TLD RA 94 10pA 1Hz 20µA 2MHz 2 MHz 120 ns DAC ZWN FOT PIF Licznik 24 bity Pozycja kalibracyjna DAC Akwizycja i sterowanie Szuflada pomiarowa Pozycja pomiarowa U/f Licznik 12 bitów DAC Czytnik zawiera dwa układy ADC zbudowane w oparciu o przetwornik napięcie częstotliwość. 5

6 Przetwornik napięcie-częstotliwość V s = + 15V R t =68kΩ 6,8kΩ C t = 10nF 8 5 V L = + 5V C L = 1µF 15kΩ R S = 1,9 V 2 1 Przetwornik napięcie prąd 3 10k kω wyjście 6 uniwibrator T wejście R L = 100kΩ 7 komparator 100kΩ KA331 T = 11 1,1 R t C t 4 6

7 Przetwornik napięcie-częstotliwość Zasada działania polega na równowadze między średnim Wejście U in prądem ładowania i rozładowania kondensatora C L : Wyjście f out I ład = I rozłoz Przełączenie ą komparatora powoduje wygenerowanie impulsu o szerokości T,, który jest imnpulsem wyjściowym. Przez czas T kondesator C L jest ładowany powyżej napięcia wejściowego U in ładunkiem Q=I T. Średni prąd ładowania: ład S Po zakończeniu czasu T kondesator C L rozładowuje się poprzez rezystor R L : 1 I 19, V = 1, 1 R t C t f R Vin I rozłoz = R Gdy napięcie na C L osiągnie wartość U in, komparator zadziała ponownie i rozpocznie się nowy cykl. f out = U in 2,09, R 1 S R R C L t t L out 7

8 Przetwornik napięcie-częstotliwość Zmontuj układ według rysunku na slajdzie 6. Obserwuj przebiegi napięcia na wejściu 1 i wyjściu 3. Przeprowadź pomiar zależności częstotliwości f out wyjściowego przebiegu od stałego napięcia U in na wejściu. U in [V] f out [Hz] Wyznacz liniowość tej charakterystyki w zakresie do 10Hz do 11kHz. Pomiary powtórz dla trzech wartości rezystancji R S = 10, 15, 20 kω Dla wartości R S = 15 kω wykonaj pomiary dwa razy dla R t =6,8 i 15 kω. 8

9 Przetwornik napięcie-częstotliwość Zaobserwuj na oscylskopie przebiegi napiecia na nóżce 3 i 1 układu dla częstotliwości bliskiej częstotliwości maksymalnej, przy której układ działa poprawnie. Na tej podstawie spróbuj odpowiedzieć na pytanie: dlaczego układ przestaje działać? 9

10 Przetwornik napięcie-częstotliwość Podłącz wyjście przetwornika do wejścia licznika BCD z wyświetlaczem LCD przygotowanym na płycie FPGA. +3.3V U/f 3 V14 FPGA LCD Implementacja licznika 10

11 Przerzutnik D Q n+1 = D CLK D Q n Q n+1 0 x 0 kasowanie 1 x 1 ustawianie n+1 oznacza nstępny stan wyjścia Q tzn. po narastającym zboczu zegara WSTiE, Sucha Beskidzka, Informatyka Elektronika 11

12 Przerzutnik J-K CLK J K Q n Q n x Q n trzymanie 0 1 x 0 kasowanie 1 0 x 1 ustawianie 1 1 x Q n zamiana x x x Q n JK Q Q n+1 = JQ n +K Q n WSTiE, Sucha Beskidzka, Informatyka Elektronika 12

13 Przerzutnik T T CLK T Q n Q n+1 0 x Q n trzymanie 1 x Q n zamiana x x Q n T Q Alternatywa wykluczająca Q n+1 = Q n T + Q n T = Q n T WSTiE, Sucha Beskidzka, Informatyka Elektronika 13

14 Licznik asynchroniczny 1 clk T D1 clk D1 D2 1 1 T T clk D1 D2 14

15 Licznik asynchroniczny T T T T 15

16 Licznik synchroniczny 1 clk T D1 clk D1 D2 1 T T clk D1 D2 16

17 Licznik synchroniczny T T T T 17

18 Blok wejściowo Pionowy kanał wyjściowy łączeniowy y (I/O Block IOB) (Vertical Routing Channel) Konfigurowalny blok logiczny (Configurable Logic Block CLB) Element kluczujący (Switch Box SB) Element łączący (Connection Box CB) Poziomy kanał łączeniowy (Horizontal Routing Channel) Siatkowe FPGA składa się z matrycy konfigurowalnych bloków logiki (Configurable Logic Blocks CLBs), z których każdy składa się z klastra podstawowych Elektroniczna Aparatura elementów Dozymetryczna, logicznych (Basic Logic Elements BLEs)., które 18 składają się zpamięci podręcznej (Look Up Table) iwfiis, przerzutnika AGH (Flip Flop).

19 Architektura FPGA Siatkowe FPGA składa sięę z matrycy yykonfigurowalnych bloków logiki (Configurable Logic Blocks CLBs), z których każdy składa się z klastra podstawowych elementów logicznych (Basic Logic Elements BLEs), które składają się z pamięci podręcznej (Look Up Table) i przerzutnika (Flip Flop). Elementy kluczujące (Switchi h boxes SB) łączą poziome i pionowe ścieżki sieci połączeniowej. Elementy łączące (Connection Boxes CB) łączą bloki logiczne CLB i bloki wejścia wyjścia IOB z sąsiadującymi ścieżkami sieci połączeniowej. Sieć połączeniowa FPGA zajmuje 80 90% powierzchni układu. Powierzchnia logiki zajmuje 10 20%. Elastyczność FPGA zależy głównie od jego programowalnej sieci połączeniowej. Dlatego mówi się też ż o architekturze wyspowej wyspy logiki w morzu zasobów połączeniowych. 19

20 Switch Box Switch Box Connection Box Switch Box Switch Box Zasoby połączeniowe wokół jednego bloku CLB z segmentami śćieżek długości 1 20

21 Spartan 3AN System Gates Equivalent Logic Cells CLBs Slices Maksymalna liczba linii I/O XC3S700AN 700k V14 GND Źródło impulsów 21

22 XC3S700AN Liczba CLB: n CLB = szt. Jeden CLB składa się z czterech SLICE ów: Liczba SLICE: n SLICE = n CLB 4 = szt. Jeden SLICE składa się z dwóch komórek logicznych LC: Liczba LC: n LC = n SLICE 2 = szt. Równoważna komórka logiczna ELC jest obliczana ze współczynnikiem 1,125: Liczba ELC: n ELC = 1,125 n LC = szt. Liczba bramek systemowych wynika ze skomplikowanych przeliczeń poszczególnych elementów układu na dwuwejściowe bramki NAND i ma charakter raczej marketingowy. Spartan 3AN System Gates Equivalent Logic Cells CLBs Slices Maksymalna liczba linii I/O XC3S700AN 700k AGH, WFiIS, IS, st.i, HDL 22

23 Model RTL w HDL Synteza logiczna Przebieg konfiguracji Mapowanie technologii Klastrowanie Rozmieszczanie Wyznaczania tras połączeń Generacja strumienia bitowego strumień bitowy 23

24 Automatyczna synteza licznika BCD Narzędzie: Synplify 24

25 λ Przetwornik intensywność światłaczęstotliwośćę R L = 10kΩ 6 komparator 7 V s = + 15V V L = + 3,3V R t = 6,8kΩ C t = 330pF wyjście uniwibrator 3,3k kω 06 LTR 42 C L = 1nF 2 R S = 10 0kΩ 1 Przetwornik napięcie prąd 4 25

26 Fototranzystor LTR

Podobne dokumenty

Liczniki z zastosowaniem

Liczniki z zastosowaniem FPGA i µc Fizyka Medyczna, studia II stopnia, Dozymetria i elektronika w medycynie 1 Liczniki Rodzaje implementacji: Układy średniej skali integracji MSI Mikrokontroler Układ FPGA