Automatyzacja procesu implementacji układów cyfrowych w technologii prądowych układów FPGA
|
|
- Kamila Sadowska
- 8 lat temu
- Przeglądów:
Transkrypt
1 Przemysław Sołtan Oleg Maslennikow Wydział Elektroniki Politechnika Koszalińska ul. Partyzantów 17, Koszalin Robert Berezowski Magdalena Rajewska Automatyzacja procesu implementacji układów cyfrowych w technologii prądowych układów FPGA Słowa kluczowe: układy reprogramowalne (FPGA), układy reprogramowalne mieszane, języki opisu sprzętu, bramki prądowe, algebra bramek prądowych STRESZCZENIE W referacie zaprezentowano zautomatyzowaną procedurę implementacji układów cyfrowych w układach FPGA zbudowanych w oparciu o bramki prądowe nowe bramki logiczne cechujące niskim poziomem szumu cyfrowego. Celem pracy jest stworzenie mieszanego analogowo-cyfrowego układu reprogramowalnego, w którym część cyfrowa jest zbudowana z bramek prądowych w celu zmniejszenia jej wpływu na część analogową układu. Główna idea polega na opracowaniu części cyfrowej układu jako prototypu funkcjonalnego znanego układu FPGA (np. rodzin Virtex lub Spartan II). Zaproponowana procedura polega na opracowaniu projektu docelowego urządzenia i jego implementacji korzystając z odpowiedniego oprogramowania (np. Xilinx Foundation). Następnie wykonuje się analiza i przekształcenie otrzymanego pliku konfiguracyjnego na jego odpowiednik konfigurujący prądowy układ FPGA za pomocą własnego środowisko programowe. Umieszczony przykład ilustruje poszczególne etapy tworzenia prostego projektu i jego realizacji w prądowym układzie FPGA. 1. WPROWADZENIE Jednym z najważniejszych problemów projektowania analogowo-cyfrowych układów VLSI, jest zmniejszenie wpływu części cyfrowej układu (tzw. zakłóceń podłożowych) na jego część analogową [1]. Radykalnym sposobem rozwiązania wymienionego problemu jest realizacja cyfrowej części układu w oparciu o bramki prądowe [2,3]. Główną ich cechą jest stała wartość pobieranego prądu w różnych trybach ich pracy. Z tego powodu cechują się one znacznie mniejszym poziomem szumu cyfrowego i nie zakłócają układów analogowych. Poza tym, badania wykonane przez autorów w ramach grantu KBN 7T11B wykazały, że standardowe układy cyfrowe zbudowane w oparciu o bramki prądowe są prostszymi logicznie (pod względem ilości wykorzystanych bramek do 35%) od ich prototypów zbudowanych w oparciu o klasyczne bramki napięciowe. Stwarza to podstawę do opracowania mieszanych analogowo-cyfrowych układów na wspólnym podłożu, i w szczególności, do wytworzenia reprogramowalnych układów mieszanych. W związku z tym w ramach prowadzonych badań opracowane zostały również struktury wewnętrzne prototypów prądowych bloków operacyjnych (Slice) i bloków wejścia-wyjścia (IOB) układu SPARTAN II firmy Xilinx [4]. Opracowane prototypy mają jednakowe z oryginałem wejścia, wyjścia i wszystkie tryby pracy. Na podstawie opracowanych bloków prądowych, podobna do struktury układu FPGA SPARTAN II (bez bloków pamięci operacyjnej) i jej parametryzowany model w języku VHDL. Głównymi parametrami modelu
2 są ilość CLB i IOB. Badanie modelu całego układu prądowego FPGA dokonano na układach sumatorów szeregowego i wielobitowych w sposób następujący. Najpierw została określona ilość bloków CLB (slice) i IOB niezbędnych dla realizacji w układzie FPGA wybranego sumatora. Następnie określono tryby pracy (realizowane funkcje logiczne) każdego bloku CLB i połączenia między nimi, na podstawie czego ręcznie określono zawartość poszczególnych komórek pamięci konfiguracyjnej układu FPGA. Następnie otrzymane dane zostały wprowadzone do pamięci konfiguracyjnej modelu i sprawdzono poprawność jego działania. Wykazano pełną zgodność otrzymanych wyników z oczekiwanymi. Opisana procedura formowania i ładowania danych konfiguracyjnych może być wykonana w sposób zautomatyzowany (co jest bardzo ważnym przy implementacji dużych projektów), jeśli zostaną opracowane odpowiednie programy do syntezy i implementacji układu prądowego FPGA. Jednak fizyczne i logiczne zasady funkcjonowania bramek prądowych różnią się od analogicznych zasad funkcjonowania klasycznych bramek napięciowych. Dlatego procedury syntezy logicznej układów prądowych i napięciowych też się różnią. Poza tym, synteza układów prądowych jest dość specyficzna i nieznana dla większości projektantów. Dlatego przy założeniu wykorzystania prądowych układów FPGA funkcjonalnie zgodnych z ich odpowiednikami napięciowymi można do automatyzacji wykorzystać narzędzia do syntezy i implementacji napięciowej. Jako bazę programową autorzy wykorzystali pakiet Foundation/ISE firmy Xilinx,Inc. [5], który umożliwia eksport z programu informacji o konfiguracji i połączeniach komórek w konkretnej realizacji układowej FPGA. Do automatyzacji procesu projektowania zastosowano opracowany przez autorów program GEDEON przetwarzający informacje z plików projektów w formacie.xdl (Xilinx Design Language). Zastosowanie gotowych rozwiązań umożliwia łatwe przenoszenie gotowych projektów prądowych przedstawionych w formacie.hdl i ich testowanie w środowisku bez tworzenia skomplikowanych i nowych narzędzi do syntezy i implementacji. Zaproponowana procedura opisana została w następnych rozdziałach referatu. 2. PROCES TWORZENIA PRĄDOWEGO PROJEKTU VHDL Przy założeniu tworzenia prądowych modeli układu FPGA funkcjonalnie zgodnych z ich odpowiednikami napięciowymi można do automatyzacji wykorzystać narzędzia do syntezy i implementacji napięciowej. Jako bazę programową wykorzystano pakiet Foundation/ISE firmy Xilinx,Inc. umożliwiający eksport z programu informacji o konfiguracji i połączeniach komórek FPGA w konkretnej realizacji układowej. Do automatyzacji procesu projektowania zastosowano opracowany przez autorów program GEDEON przetwarzający informacje z plików projektów przedstawionych w formacie XDL (Xilinx Design Language). Proces tworzenia prądowego projektu jest przedstawiony na Rys. 1. i przebiega w kilku fazach: przygotowanie projektu w technologii napięciowej; symulacja i tworzenie testbench ów (ActiveHDL); synteza i implementacja układu (Foundation) generowanie pliku XDL (Xilinx Design Language) wyłuskującego informację o konfiguracji układu FPGA; stworzenie prądowych bibliotek bloków SLICE oraz IOB dla konkretnego układu FPGA analiza pliku XDL i generacja projektu w postaci plików VHDL (program GEDEON) symulacja układu prądowego (ActiveHDL); porównanie Testbench ów symulacji napięciowej z wynikami symulacji prądowej Projektowanie modeli napięciowych Po stworzeniu projektu w języku VHDL i próbie jego implementacji w środowisku Foundation firmy Xilinx otrzymuje się binarne pliki NCD (Native Circuit Description), które
3 zawierają informację konfiguracji układu FPGA projektowanego urządzenia. W celu eksportu pliku NCD do postaci tekstowej korzysta się z programu XDL.exe (rys.2). Projekt w VHDL (technologia Symulacja projektu (ActiveHDL) Synteza i Implementacja Generacja projektu w technologii prądowej (Gedeon) W E R Y F I K A C J A Projekt VHDL (technologia prądowa) Rys. 1. Proces generowania projektu prądowego Otrzymany plik w formacie XDL może zostać użyty we własnych programach użytkowników pakietu Foundation. Dzięki programowi xdl.exe uzyskuje się możliwość bezpośredniej ingerencji w strukturę wewnętrzną konfiguracji urządzenia w konkretnej implementacji układu FPGA. Możne w ten sposób dokonywać modyfikacji i importować projekt do postaci binarnej pliku NCD lub też wykorzystać w innym zewnętrznym programie do własnego przetwarzania. Taka właśnie możliwość została wykorzystana do generacji modeli urządzeń zgodnych z technologią prądową. W tym celu zaprojektowano odpowiedni program GEDEON umożliwiający przetwarzanie plików w formacie XDL i generację na ich podstawie modeli prądowych projektu napięciowego. Plik NCD xdl.exe Plik XDL 2.2. Synteza i implementacja Rys. 2. Schemat konwersji plików programu XDL.exe Wykorzystanie pakietu Foundation podyktowane zostało koniecznością zastosowania narzędzia do syntezy (dekompozycja funkcji logicznych w komórkach FPGA, rozmieszczenie komórek oraz ich łączenia). Służy do tego wbudowany program do syntezy FPGA Expres firmy Synopsys. Dzięki takiemu podejściu udało się uniknąć analizy złożonych algorytmów PLACE & ROUTE. Mimo tego stworzone środowisko testowego jest dobrym startem do analizy własnych rozwiązań tychże algorytmów, czy też wykorzystania innych narzędzi do syntezy logicznej.
4 Ze względu na różnorodność rozwiązań budowy układów FPGA ograniczono się do wyboru architektury SPARTANII. Składa się ona z dwóch podstawowych bloków: SLICE zawierające po dwa bloki CLB oraz bloków IOB s. Bloki RAM, DLL i inne w obecnej fazie projektu nie są rozpatrywane. Na wybór architektury SPARTANII zdecydowano się ponieważ bloki SLICE są zbudowane tak jak w architekturze VIRTEX, a ponadto ich budowa daje więcej możliwości realizowania różnych funkcji w porównaniu z przestarzałą już architekturą X4000. W implementacji testowych przykładów wykorzystano najmniejszy z układów serii SPARTANII xc2s15-6 cs144. Dla wybranej architektury zaprojektowano prądowe modele bloków SLICE oraz IOB. Oba modele były też podstawą do realizacji scalonego prądowego układu FPGA realizowanego w technologii krzemowej w ramach grantu KBN. Układ SPARTANII posiada inne bloki, które nie zostały zaimplementowane w postaci modeli prądowych. Jest to temat do dalszych badań i projektów tych modeli w technologii prądowej Generacja pliku XDL Generację pliku XDL (Xilinx Design Language) realizuje się za pomocą programu XDL.exe podając jako parametr nazwę pliku NCD zawierającego konfigurację projektu zaimplementowanego w określonym układzie FPGA. xdl.exe -ncd2xdl project.ncd project.xdl W ten sposób uzyskuje się tekstowy plik XDL zawierający informacje na temat wykorzystanej architektury, rodzaju komórek (SLICE, IOBS, itd.) oraz połączeń pomiędzy komórkami FPGA. Plik formatu XDL (Xilinx Design Language) jest plikiem tekstowym, który określa konfigurację (Mapping), rozmieszczenie instancji (Placement), oraz listę węzłów wraz z ich połączeniami do określonych instancji komponentów (Routing). 3. PRZYKŁAD IMPLEMENTACJI DWUWEJŚCIOWEJ BRAMKI AND Zastosowanie nieskomplikowanego projektu miało na celu zobrazowanie procesu przetwarzania i realizacji projektu prądowego. Projekt wykonano w VHDL i dokonano syntezy i implementacji dla jednego z układów z rodziny SPARTANII. Uzyskany plik NCD następnie poddano przetworzeniu do formatu XDL i otrzymano plik and.xdl, z którego najważniejsze informacje umieszczono poniżej. design "and2" xc2s15cs144-6 v2.36 ; inst "a" "IOB", placed LR8 K3, cfg "PAD:a: INBUF:C_a: IMUX::1 "; inst "b" "IOB", placed LR8 L1, cfg "PAD:b: INBUF:C_b: IMUX::1 "; inst "c" "IOB", placed LR8 K2 cfg "OUTBUF:C_c: PAD:c: OMUX::O OUTMUX::1 ; inst "N_c" "SLICE", placed R8C1 CLB_R8C1.S0, cfg "YUSED::0 G:C3:#LUT:D=(A2*A1) GYMUX::G"; net "N_a", outpin "a" I, inpin "N_c" G2; net "N_b", outpin "b" I, inpin "N_c" G1; net "N_c", outpin "N_c" Y, inpin "c" O; Narzędzie Foundation zaimplementowało bramkę AND2 wykorzystując do tego celu 3 bloki IOB oraz jeden blok SLICE w sposób przedstawiony na rys.3. Każdy z bloków został odpowiednio skonfigurowany. Informacje o konfiguracji poszczególnych komórek FPGA jest podawana w pliku XDL w postaci łańcucha tekstowego. Poniżej na rys.4 znajduje się przykład instancji komponentów IOB i SLICE wraz z konfiguracją (cfg) dla implementacji przykładowej bramki AND. 4. PROGRAM GEDEON Po generacji pliku XDL w drugim etapie projektowania następuje analiza i z uwzględnieniem prądowych modeli komórek układu FPGA, zostaje wygenerowany projekt dla technologii
5 prądowej w języku VHDL. Do realizacji tego zadania zaprojektowano program o nazwie GEDEON, który realizuje proces konwersji pliku XDL na plik projektu VHDL. W celu tworzenia modeli prądowych z ich odpowiedników napięciowych program GEDEON analizuje pliki XDL z danymi wyeksportowanymi z projektu napięciowego syntezowanego w środowisku Foundation/ISE. Z pliku XDL wyłuskane zostają informacje na temat wykorzystanych komponentów (ich instancje) oraz połączenia pomiędzy nimi (netlista). Program dokonuje analizy konfiguracji i podaje jej odpowiednik w postaci liczby binarnej. SLICE C B A IOBs C=A andb Matryce przełączników Rys. 3. Przykładowa implementacji bramki AND w układzie FPGA (widok połączeń). G2 G1 LUT D=(A2*A1) A4 A3 A2 A1 WS DI D F6 GXOR G GYMUX YUSED 0 Y inst "N_c" "SLICE", placed R8C1 CLB_R8C1.S0, cfg "YUSED::0 G:C3:#LUT:D=(A2*A1) GYMUX::G"; Rys. 4. Przykładowa implementacja bramki AND w układzie FPGA (konfiguracja bloku SLICE) Proces tworzenia bitów konfiguracyjnych przebiega dwuetapowo: Dla układu SLICE: analiza konfiguracji bloków LUT; analiza konfiguracji multiplekserów kluczujących strukturę SLICE; Dla bloku IOB: analiza konfiguracji wyprowadzenia bloku (PAD); analiza konfiguracji multiplekserów kluczujących strukturę IOB; Do analizy funkcji realizowanych w blokach LUT zaprojektowano prosty analizator równań boolowskich, który przekształca konfiguracyjny łańcuch tekstowy na odpowiednik Plik konfiguracyjny układu FPGA Projekt napięciowy (XDL) GEDEON Prądowe modele komponentów SLICE i IOBs (VHDL) Projekt prądowy (VHDL) Prądowy TestBench (VHDL) Rys. 8. Schemat konwersji plików programu GEDEON.
6 binarny. Bity konfiguracyjne komponentów Komponent napięciowy Komponent prądowy Rys. 9. Bity konfiguracyjne komponentów napięciowych i prądowych Aby zachować zgodność struktur w programie GEDEON zastosowano plik konfiguracyjny określający zależności między wersją prądową i napięciową układu FPGA. CELL = SLICE CYSELF F = 0 1 = 1 #OFF = X CYSELG G = 0 1 = 1 #OFF = X CYINIT CIN = 0 BX = 1 #OFF = X CY0F 0 = 00 1 = 01 F1 = 10 PROD = 11 #OFF = XX END SLICE Po zgromadzeniu takich informacji jak instancje, ich konfiguracje oraz ich połączenia następuje generacja modelu projektowanego urządzenia w VHDL z wykorzystaniem prądowych modeli komponentów wybranej rodziny układów FPGA (np. SPARTANII). WNIOSKI W niniejszej pracy zaprezentowana została zautomatyzowana procedura implementacji układów cyfrowych w układach FPGA zbudowanych w oparciu o bramki prądowe. Zaproponowana procedura wykorzystuje dostępne narzędzia do syntezy i umożliwia szybkie testowanie i sprawdzanie projektów prądowych. Procedura polega na opracowaniu projektu docelowego urządzenia cyfrowego w języku HDL i jego implementacji w wybrany układ FPGA korzystając z odpowiedniego oprogramowania. Następnie wykonuje się analiza i przekształcenie otrzymanego pliku konfiguracyjnego na jego odpowiednik konfigurujący prądowy układ FPGA. W tym celu stworzono własne środowisko programowe. Umieszczony w referacie przykład ilustruje poszczególne etapy tworzenia projektu dwuwejściowej bramki AND i jej realizacji w prądowym układzie FPGA. Kolejnym etapem prac badawczych jest zautomatyzowanie procesu weryfikacji układu. W tym celu zostaną generowane odpowiednie testy dla projektu prądowego i projektu napięciowego. Dodatkowo proces weryfikacji musi uwzględniać niezgodność typów danych ze względu na korzystanie ze specjalnej biblioteki logiki prądowej zawierającej własną tablicę rezolucji. BIBLIOGRAFIA [1]. M. Ingels, M.S.J. Steyaert, Design strategies and decoupling techniques for reducing the effects of electrical interference in mixed-mode ICs, IEEE J. Of Solid-State Circuits, N7, 1997, pp [2]. A. Guziński, P. Pawłowski, D. Czwyrow, J. Kaniewski, O. Maslennikow, N. Maslennikowa, D. Rataj, Design of Digital Circuits with Current-mode Gates, Bulletin of the Polish Academy of Sciences, Technical Sciences, Electronics and Electrotechnics, Vol. 48, No. 1, 2000, pp [3]. Maslennikow O. Approaches to Designing and Examples of Digital Circuits Based on the Current-Mode Gates. Data Recording, Storage & Processing, V.3, No.2, 2001, pp [4]. The Programmable Logic Data Book. Xilinx, Inx.,2000. [5]. Dokumentacja do programu Foundation/ISE (Version 4.1). Xilinx, Inc., Praca wykonana w ramach grantu KBN 7T11B
Weryfikacja logiczna projektów VHDL realizowanych w reprogramowalnych układach FPGA pracujących w trybie prądowym
Przemysław Sołtan Wydział Elektroniki Politechnika Koszalińska ul. Śniadeckich 2, 75-453 Koszalin e-mail: kerk@ie.tu.koszalin.pl Weryfikacja logiczna projektów VHDL realizowanych w reprogramowalnych układach
Bardziej szczegółowoMODEL KOMÓRKI UKŁADU FPGA ZBUDOWANEGO W OPARCIU O BRAMKI PRĄDOWE
MODEL KOMÓRKI UKŁADU FPGA ZBUDOWANEGO W OPARCIU O BRAMKI PRĄDOWE Oeg Maslennikow, Robert Berezowski, Przemysław Sołtan Politechnika Koszalińska, Wydział Elektroniki, ul. Partyzantów 17, 75-411 Koszalin
Bardziej szczegółowoPrzerzutniki prądowe dla logiki wielowartościowej i arytmetyki resztowej
Oleg Maslennikow Michał Białko Wydział Elektroniki Politechnika Koszalińska ul. Partyzantów 17, 75-411 Koszalin email: oleg@ie.tu.koszalin.pl Piotr Pawłowski Robert Berezowski Przerzutniki prądowe dla
Bardziej szczegółowoModelowanie reprogramowalnych układów prądowych pracujących w logice. wielowartościowej.
Przemysław Sołtan, Natalia Maslennikow, Oleg Maslennikow Wydział Elektroniki i Informatyki Politechnika Koszalińska, Koszalin Modelowanie reprogramowalnych układów prądowych pracujących w logice wielowartościowej
Bardziej szczegółowoProjekt i weryfikacja praktyczna podstawowych bloków układów FPGA zbudowanych w oparciu o bramki prądowe
Robert Berezowski Magdalena Rajewska Politechnika Koszalińska Wydział Elektroniki ul. Śniadeckich 2, 75-453 Koszalin email: beny@ie.tu.koszalin.pl Dariusz Gretkowski Piotr Pawłowski Projekt i weryfikacja
Bardziej szczegółowoModel reprogramowalnego prądowego układu działającego w logice wielowartościowej
Przemysław Sołtan Oleg Maslennikow Wydział Elektroniki Politechnika Koszalińska ul. JJ Śniadeckich 2, 75-453 Koszalin e-mail: kerk@ie.tu.koszalin.pl Model reprogramowalnego prądowego układu działającego
Bardziej szczegółowoJęzyk opisu sprzętu VHDL
Język opisu sprzętu VHDL dr inż. Adam Klimowicz Seminarium dydaktyczne Katedra Mediów Cyfrowych i Grafiki Komputerowej Informacje ogólne Język opisu sprzętu VHDL Przedmiot obieralny dla studentów studiów
Bardziej szczegółowoMinimalizacja funkcji logicznych w algebrze bramek prądowych
Oleg Maslennikow Wydział Elektroniki Politechnika Koszalińska ul. JJ Śniadeckich, 75-45 Koszalin e-mail: oleg@ie.tu.koszalin.pl Minimalizacja funkcji logicznych w algebrze bramek prądowych Słowa kluczowe:
Bardziej szczegółowoUkłady reprogramowalne i SoC Implementacja w układach FPGA
Układy reprogramowalne i SoC Implementacja w układach FPGA Prezentacja jest współfinansowana przez Unię Europejską w ramach Europejskiego Funduszu Społecznego w projekcie pt. Innowacyjna dydaktyka bez
Bardziej szczegółowoUkªady Kombinacyjne - cz ± I
Ukªady Kombinacyjne - cz ± I Sebastian Kurczyk sebastian.kurczyk@polsl.pl Piotr Krauze piotr.krauze@polsl.pl 13 kwietnia 2013 Streszczenie Celem niniejszego laboratorium jest zapoznanie studentów z metodami
Bardziej szczegółowoElementy cyfrowe i układy logiczne
Elementy cyfrowe i układy logiczne Wykład 5 Legenda Procedura projektowania Podział układów VLSI 2 1 Procedura projektowania Specyfikacja Napisz, jeśli jeszcze nie istnieje, specyfikację układu. Opracowanie
Bardziej szczegółowoProjektowanie układów na schemacie
Projektowanie układów na schemacie Przedstawione poniżej wskazówki mogą być pomocne przy projektowaniu układach na poziomie schematu. Stałe wartości logiczne Aby podłączyć wejście do stałej wartości logicznych
Bardziej szczegółowoWykorzystanie bramek prądowych i napięciowych CMOS do realizacji funkcji bloku S-box algorytmu Whirlpool
Magdalena Rajewska Robert Berezowski Oleg Maslennikow Adam Słowik Wydział Elektroniki i Informatyki Politechnika Koszalińska ul. JJ Śniadeckich 2, 75-453 Koszalin Wykorzystanie bramek prądowych i napięciowych
Bardziej szczegółowoProgramowalne Układy Cyfrowe Laboratorium
Zdjęcie opracowanej na potrzeby prowadzenia laboratorium płytki przedstawiono na Rys.1. i oznaczono na nim najważniejsze elementy: 1) Zasilacz i programator. 2) Układ logiki programowalnej firmy XILINX
Bardziej szczegółowoPROJEKTOWANIE UKŁADÓW MIKROPROGRAMOWANYCH Z WYKORZYSTANIEM WBUDOWANYCH BLOKÓW PAMIĘCI W MATRYCACH PROGRAMOWALNYCH
II Konferencja Naukowa KNWS'05 "Informatyka- sztuka czy rzemios o" 5-8 czerwca 005, Z otniki Luba skie PROJEKTOWANIE UKŁADÓW MIKROPROGRAMOWANYCH Z WYKORZYSTANIEM WBUDOWANYCH BLOKÓW PAMIĘCI W MATRYCACH
Bardziej szczegółowoPolitechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki. ĆWICZENIE Nr 8 (3h) Implementacja pamięci ROM w FPGA
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 8 (3h) Implementacja pamięci ROM w FPGA Instrukcja pomocnicza do laboratorium z przedmiotu Programowalne Struktury
Bardziej szczegółowoWykorzystanie standardu JTAG do programowania i debugowania układów logicznych
Politechnika Śląska w Gliwicach Wydział Automatyki Elektroniki i Informatyki Wykorzystanie standardu JTAG do programowania i debugowania układów logicznych Promotor dr inż. Jacek Loska Wojciech Klimeczko
Bardziej szczegółowoProgramowane połączenia w układach FPMA
Piotr Pawłowski Michał Białko Wydział Elektroniki Politechnika Koszalińska ul. Partyzantów 17, 75-411 Koszalin Oleg Maslennikow Przemysław Sołtan Programowane połączenia w układach FPMA Słowa kluczowe:
Bardziej szczegółowoRealizacja bezpiecznego programowalnego sterownika logicznego z wykorzystaniem języków HDL
Realizacja bezpiecznego programowalnego sterownika logicznego z wykorzystaniem języków HDL Arkadiusz Bukowiec 1 Radosław Gąsiorek 2 Agnieszka Węgrzyn 3 Prezentowany referat przedstawia ogólną koncepcję
Bardziej szczegółowoElektronika cyfrowa i mikroprocesory. Dr inż. Aleksander Cianciara
Elektronika cyfrowa i mikroprocesory Dr inż. Aleksander Cianciara Sprawy organizacyjne Warunki zaliczenia Lista obecności Kolokwium końcowe Ocena końcowa Konsultacje Poniedziałek 6:-7: Kontakt Budynek
Bardziej szczegółowoUkłady cyfrowe zbudowane w oparciu o bramki prądowe: stan obecny, perspektywy rozwoju i zastosowania
Michał Białko Oleg Maslennikow Politechnika oszalińska Wydział Elektroniki ul. Śniadeckich 2, 75-453 oszalin email: oleg@ie.tu.koszalin.pl Natalia Maslennikowa Piotr Pawłowski Układy cyfrowe zbudowane
Bardziej szczegółowoKatedra Mikroelektroniki i Technik Informatycznych
Katedra Mikroelektroniki i Technik Informatycznych Bloki obieralne na kierunku Mechatronika rok akademicki 2013/2014 ul. Wólczańska 221/223, budynek B18 www.dmcs.p.lodz.pl Nowa siedziba Katedry 2005 2006
Bardziej szczegółowoMETODY ZINTEGROWANEGO PROJEKTOWANIA SPRZĘTU I OPROGRAMOWANIA Z WYKORZYSTANIEM NOWOCZESNYCH UKŁADÓW PROGRAMOWALNYCH
METODY ZINTEGROWANEGO PROJEKTOWANIA SPRZĘTU I OPROGRAMOWANIA Z WYKORZYSTANIEM NOWOCZESNYCH UKŁADÓW PROGRAMOWALNYCH Arkadiusz Bukowiec mgr inż. Agnieszka Węgrzyn Instytut Informatyki i Elektroniki, Uniwersytet
Bardziej szczegółowoREFERAT PRACY DYPLOMOWEJ
REFERAT PRACY DYPLOMOWEJ Temat pracy: Projekt i implementacja środowiska do automatyzacji przeprowadzania testów aplikacji internetowych w oparciu o metodykę Behavior Driven Development. Autor: Stepowany
Bardziej szczegółowoZL10PLD. Moduł dippld z układem XC3S200
ZL10PLD Moduł dippld z układem XC3S200 Moduły dippld opracowano z myślą o ułatwieniu powszechnego stosowania układów FPGA z rodziny Spartan 3 przez konstruktorów, którzy nie mogą lub nie chcą inwestować
Bardziej szczegółowoProgramowanie sterowników przemysłowych / Jerzy Kasprzyk. wyd. 2 1 dodr. (PWN). Warszawa, Spis treści
Programowanie sterowników przemysłowych / Jerzy Kasprzyk. wyd. 2 1 dodr. (PWN). Warszawa, 2017 Spis treści Przedmowa 11 ROZDZIAŁ 1 Wstęp 13 1.1. Rys historyczny 14 1.2. Norma IEC 61131 19 1.2.1. Cele i
Bardziej szczegółowoSposoby projektowania systemów w cyfrowych
Sposoby projektowania systemów w cyfrowych Top-down Idea całości projektu Dekompozycja na mniejsze bloki Projekt i rafinacja podbloków Łączenie bloków w całość PRZYKŁAD (sumator kaskadowy) zdefiniowanie
Bardziej szczegółowoBezpieczeństwo informacji oparte o kryptografię kwantową
WYŻSZA SZKOŁA BIZNESU W DĄBROWIE GÓRNICZEJ WYDZIAŁ ZARZĄDZANIA INFORMATYKI I NAUK SPOŁECZNYCH Instrukcja do laboratorium z przedmiotu: Bezpieczeństwo informacji oparte o kryptografię kwantową Instrukcja
Bardziej szczegółowoĆwiczenie ZINTEGROWANE SYSTEMY CYFROWE. Pakiet edukacyjny DefSim Personal. Analiza prądowa IDDQ
Ćwiczenie 2 ZINTEGROWANE SYSTEMY CYFROWE Pakiet edukacyjny DefSim Personal Analiza prądowa IDDQ K A T E D R A M I K R O E L E K T R O N I K I I T E C H N I K I N F O R M A T Y C Z N Y C H Politechnika
Bardziej szczegółowoProjektowanie układów FPGA. Żródło*6+.
Projektowanie układów FPGA Żródło*6+. Programowalne układy logiczne W elektronice cyfrowej funkcjonują dwa trendy rozwoju: Specjalizowane układy scalone ASIC (ang. Application Specific Integrated Circuits)
Bardziej szczegółowoZASTOSOWANIA UKŁADÓW FPGA W ALGORYTMACH WYLICZENIOWYCH APPLICATIONS OF FPGAS IN ENUMERATION ALGORITHMS
inż. Michał HALEŃSKI Wojskowy Instytut Techniczny Uzbrojenia ZASTOSOWANIA UKŁADÓW FPGA W ALGORYTMACH WYLICZENIOWYCH Streszczenie: W artykule przedstawiono budowę oraz zasadę działania układów FPGA oraz
Bardziej szczegółowoXXXII Olimpiada Wiedzy Elektrycznej i Elektronicznej. XXXII Olimpiada Wiedzy Elektrycznej i Elektronicznej
Zestaw pytań finałowych numer : 1 1. Wzmacniacz prądu stałego: własności, podstawowe rozwiązania układowe 2. Cyfrowy układ sekwencyjny - schemat blokowy, sygnały wejściowe i wyjściowe, zasady syntezy 3.
Bardziej szczegółowoElektronika i techniki mikroprocesorowe
Elektronika i techniki mikroprocesorowe Technika cyfrowa ZłoŜone one układy cyfrowe Katedra Energoelektroniki, Napędu Elektrycznego i Robotyki Wydział Elektryczny, ul. Krzywoustego 2 PLAN WYKŁADU idea
Bardziej szczegółowoModelowanie logiki rewersyjnej w języku VHDL
PNIEWSKI Roman 1 Modelowanie logiki rewersyjnej w języku VHDL WSTĘP Konwencjonalne komputery wykorzystują dwuwartościową logikę Boole a. Funkcje opisujące układ cyfrowy wykorzystują najczęściej dwa operatory
Bardziej szczegółowoPolitechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 3 (4h) Konwersja i wyświetlania informacji binarnej w VHDL Instrukcja do zajęć laboratoryjnych z przedmiotu Synteza
Bardziej szczegółowoOPTYMALIZACJA MODELI SYMULACYJNYCH ZAMODELOWANYCH W JĘZYKU VERILOG HDL Z WYKORZYSTANIEM INTERFEJSU PLI
OPTYMALIZACJA MODELI SYMULACYJNYCH ZAMODELOWANYCH W JĘZYKU VERILOG HDL Z WYKORZYSTANIEM INTERFEJSU PLI Arkadiusz Bukowiec Roman Drożdżyński mgr inż. Agnieszka Węgrzyn Instytut Informatyki i Elektroniki,
Bardziej szczegółowoWykorzystanie układów FPGA w implementacji systemów bezpieczeństwa sieciowego typu Firewall
Grzegorz Sułkowski, Maciej Twardy, Kazimierz Wiatr Wykorzystanie układów FPGA w implementacji systemów bezpieczeństwa sieciowego typu Firewall Plan prezentacji 1. Architektura Firewall a załoŝenia 2. Punktu
Bardziej szczegółowoBezpieczeństwo informacji oparte o kryptografię kwantową
WYŻSZA SZKOŁA BIZNESU W DĄBROWIE GÓRNICZEJ WYDZIAŁ ZARZĄDZANIA INFORMATYKI I NAUK SPOŁECZNYCH Instrukcja do laboratorium z przedmiotu: Bezpieczeństwo informacji oparte o kryptografię kwantową Instrukcja
Bardziej szczegółowoSystemy na Chipie. Robert Czerwiński
Systemy na Chipie Robert Czerwiński Cel kursu Celem kursu jest zapoznanie słuchaczy ze współczesnymi metodami projektowania cyfrowych układów specjalizowanych, ze szczególnym uwzględnieniem układów logiki
Bardziej szczegółowo1. Synteza układów opisanych w języku VHDL Xilinx ISE Design Suite 10.1 VHDL 2. Obsługa przetwornika CA Project Add source...
1. Synteza układów opisanych w języku VHDL Celem ćwiczenia jest szybkie zaznajomienie się ze środowiskiem projektowym Xilinx ISE Design Suite 10.1 oraz językiem opisu sprzętu VHDL, także przetwornikiem
Bardziej szczegółowoProgramowanie Układów Logicznych kod kursu: ETD6203 W dr inż. Daniel Kopiec. Pamięć w układach programowalnych
Programowanie Układów Logicznych kod kursu: ETD623 Pamięć w układach programowalnych W6 6.4.26 dr inż. Daniel Kopiec Plan wykładu Pamięć w układach programowalnych Zasada działania, podział pamięci Miara
Bardziej szczegółowoOchrona własności intelektualnej projektów w układach FPGA poprzez szyfrowanie danych konfiguracyjnych
Ochrona własności intelektualnej projektów w układach FPGA poprzez szyfrowanie danych konfiguracyjnych (Na przykładzie projektowania układów sterujacych) Grzegorz Łabiak i Marek Węgrzyn Instytut Informatyki
Bardziej szczegółowoOpracował: Jan Front
Opracował: Jan Front Sterownik PLC PLC (Programowalny Sterownik Logiczny) (ang. Programmable Logic Controller) mikroprocesorowe urządzenie sterujące układami automatyki. PLC wykonuje w sposób cykliczny
Bardziej szczegółowoKrótkie wprowadzenie do ModelSim i Quartus2
Krótkie wprowadzenie do ModelSim i Quartus2 wersja 04.2011 1 Plan Oprogramowanie Pliki źródłowe Scenariusze użycia 2 Programy Programy w wersji darmowej do pobrania ze strony www.altera.com ModelSim-Altera
Bardziej szczegółowoWizualizacja struktur macierzy procesorowych w standardzie SVG
Przemysław Sołtan, Oleg Maslennikow, Piotr Ratuszniak Wydział Elektroniki Politechnika Koszalińska, Koszalin Wizualizacja struktur macierzy procesorowych w standardzie SVG STRESZCZENIE W niniejszej pracy
Bardziej szczegółowoProjektowanie z użyciem softprocesora picoblaze w układach programowalnych firmy Xilinx
Projektowanie z użyciem softprocesora picoblaze w układach programowalnych firmy Xilinx CEL ĆWICZENIA Celem ćwiczenia jest utrwalenie wiedzy dotyczącej budowy, działania i własności programowalnych układów
Bardziej szczegółowoSYNTEZA AUTOMATÓW SKOŃCZONYCH Z WYKORZYSTANIEM METOD KODOWANIA WIELOKROTNEGO
II Konferencja Naukowa KNWS'05 "Informatyka- sztuka czy rzemios o" 15-18 czerwca 2005, Z otniki Luba skie SNTEZA AUTOMATÓW SKOŃCZONCH Z WKORZSTANIEM METOD KODOWANIA WIELOKROTNEGO Arkadiusz Bukowiec Instytut
Bardziej szczegółowoLista zadań nr 1. Zagadnienia stosowanie sieci Petriego (ang. Petri net) jako narzędzia do modelowania algorytmów sterowania procesami
Warsztaty Koła Naukowego SMART dr inż. Grzegorz Bazydło G.Bazydlo@iee.uz.zgora.pl, staff.uz.zgora.pl/gbazydlo Lista zadań nr 1 Zagadnienia stosowanie sieci Petriego (ang. Petri net) jako narzędzia do modelowania
Bardziej szczegółowoProjektowanie Urządzeń Cyfrowych
Projektowanie Urządzeń Cyfrowych Laboratorium 2 Przykład prostego ALU Opracował: mgr inż. Leszek Ciopiński Wstęp: Magistrale: Program MAX+plus II umożliwia tworzenie magistral. Magistrale są to grupy przewodów
Bardziej szczegółowoProgramowalne Układy Logiczne. Wykład I dr inż. Paweł Russek
Programowalne Układy Logiczne Wykład I dr inż. Paweł Russek Literatura www.actel.com www.altera.com www.xilinx.com www.latticesemi.com Field Programmable Gate Arrays J.V. Oldfield, R.C. Dorf Field Programable
Bardziej szczegółowoAnaliza i Synteza Układów Cyfrowych
1/16 Analiza i Synteza Układów Cyfrowych Wykład 1 Katedra Mikroelektroniki i Technik Informatycznych Rok akademicki 2012/2013 2/16 Organizacja zajęć Tematyka wykładu Literatura Część I Wstęp do wykładu
Bardziej szczegółowoWebPack nadal bezpłatnie, ale z licencją
Narzędzia konstruktora WebPack nadal bezpłatnie, ale z licencją Xilinx zmienił zasady udostępniania bezpłatnego oprogramowania Dodatkowe materiały na CD Czytelnicy zainteresowani realizacją projektów na
Bardziej szczegółowoDodatkowo planowane jest przeprowadzenie oceny algorytmów w praktycznym wykorzystaniu przez kilku niezależnych użytkowników ukończonej aplikacji.
Spis Treści 1. Wprowadzenie... 2 1.1 Wstęp... 2 1.2 Cel pracy... 2 1.3 Zakres pracy... 2 1.4 Użyte technologie... 2 1.4.1 Unity 3D... 3 2. Sztuczna inteligencja w grach komputerowych... 4 2.1 Zadanie sztucznej
Bardziej szczegółowoFPGA, CPLD, SPLD. Synteza systemów reprogramowalnych 1/27. dr inż. Mariusz Kapruziak mkapruziak@wi.ps.pl pok. 107, tel. 449 55 44
Synteza systemów reprogramowalnych /27 dr inż. Mariusz Kapruziak mkapruziak@wi.ps.pl pok. 07, tel. 449 55 44 FPGA, CPLD, SPLD 945 950 955 960 965 970 975 980 985 990 995 2000 0 D CLK update v cur Q Q 0
Bardziej szczegółowoLista zadań nr 5. Ścieżka projektowa Realizacja każdego z zadań odbywać się będzie zgodnie z poniższą ścieżką projektową (rys.
Sterowanie procesami dyskretnymi laboratorium dr inż. Grzegorz Bazydło G.Bazydlo@iee.uz.zgora.pl, staff.uz.zgora.pl/gbazydlo Lista zadań nr 5 Zagadnienia stosowanie skończonych automatów stanów (ang. Finite
Bardziej szczegółowoOPROGRAMOWANIE DEFSIM2
Politechnika Warszawska Wydział Elektroniki i Technik Informacyjnych OPROGRAMOWANIE DEFSIM2 Instrukcja użytkownika mgr inż. Piotr Trochimiuk, mgr inż. Krzysztof Siwiec, prof. nzw. dr hab. inż. Witold Pleskacz
Bardziej szczegółowoImplementacja Gigabitowego Ethernetu na układach FPGA dla eksperymentów fizycznych
Implementacja Gigabitowego Ethernetu na układach FPGA dla eksperymentów fizycznych Grzegorz Korcyl Plan 1. Systemy akwizycji danych 2. Używana elektronika 3. Układy FPGA 4. Programowanie FPGA 5. Implementacja
Bardziej szczegółowoTestowanie systemów informatycznych Kod przedmiotu
Testowanie systemów informatycznych - opis przedmiotu Informacje ogólne Nazwa przedmiotu Testowanie systemów informatycznych Kod przedmiotu 06.0-WI-INFP-TSI Wydział Kierunek Wydział Informatyki, Elektrotechniki
Bardziej szczegółowoWydział Elektryczny. Katedra Automatyki i Elektroniki. Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: TECHNIKA CYFROWA 2 TS1C300 020
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: TEHNIKA YFOWA 2 T1300 020 Ćwiczenie Nr 6 EALIZAJA FUNKJI EJETOWYH W TUKTUAH
Bardziej szczegółowoProjektowanie układów VLSI-ASIC techniką od ogółu do szczegółu (top-down) przy użyciu pakietu CADENCE
Katedra Elektroniki Akademia Górniczo-Hutnicza w Krakowie Projektowanie układów VLSI-ASIC techniką od ogółu do szczegółu (top-down) przy użyciu pakietu CADENCE opis układu w Verilog, kompilacja i symulacja
Bardziej szczegółowoAnaliza i projektowanie aplikacji Java
Analiza i projektowanie aplikacji Java Modele analityczne a projektowe Modele analityczne (konceptualne) pokazują dziedzinę problemu. Modele projektowe (fizyczne) pokazują system informatyczny. Utrzymanie
Bardziej szczegółowoAutomatyzacja i robotyzacja procesów produkcyjnych
Automatyzacja i robotyzacja procesów produkcyjnych Instrukcja laboratoryjna Technika cyfrowa Opracował: mgr inż. Krzysztof Bodzek Cel ćwiczenia. Celem ćwiczenia jest zapoznanie studenta z zapisem liczb
Bardziej szczegółowoUkłady VLSI Bramki 1.0
Spis treści: 1. Wstęp... 2 2. Opis edytora schematów... 2 2.1 Dodawanie bramek do schematu:... 3 2.2 Łączenie bramek... 3 2.3 Usuwanie bramek... 3 2.4 Usuwanie pojedynczych połączeń... 4 2.5 Dodawanie
Bardziej szczegółowoPolitechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki. ĆWICZENIE Nr 4 (3h) Przerzutniki, zatrzaski i rejestry w VHDL
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 4 (3h) Przerzutniki, zatrzaski i rejestry w VHDL Instrukcja pomocnicza do laboratorium z przedmiotu Synteza układów
Bardziej szczegółowoPROGRAMOWALNE STEROWNIKI LOGICZNE
PROGRAMOWALNE STEROWNIKI LOGICZNE I. Wprowadzenie Klasyczna synteza kombinacyjnych i sekwencyjnych układów sterowania stosowana do automatyzacji dyskretnych procesów produkcyjnych polega na zaprojektowaniu
Bardziej szczegółowoWstęp...9. 1. Architektura... 13
Spis treści 3 Wstęp...9 1. Architektura... 13 1.1. Schemat blokowy...14 1.2. Pamięć programu...15 1.3. Cykl maszynowy...16 1.4. Licznik rozkazów...17 1.5. Stos...18 1.6. Modyfikowanie i odtwarzanie zawartości
Bardziej szczegółowoID1UAL1 Układy arytmetyczno-logiczne Arithmetic logic systems. Informatyka I stopień ogólnoakademicki stacjonarne
Załącznik nr do Zarządzenia Rektora nr 10/12 z dnia 21 lutego 2012r. KARTA MODUŁU / KARTA PRZEDMIOTU Kod modułu Nazwa modułu Nazwa modułu w języku angielskim Obowiązuje od roku akademickiego 2012/2013
Bardziej szczegółowoCYFROWY ANALIZATOR SIECI PRZEMYSŁOWYCH JAKO NARZĘDZIE DO DIAGNOSTYKI MAGISTRALI CAN
Szybkobieżne Pojazdy Gąsienicowe (17) nr 1, 2003 Sławomir WINIARCZYK Emil MICHTA CYFROWY ANALIZATOR SIECI PRZEMYSŁOWYCH JAKO NARZĘDZIE DO DIAGNOSTYKI MAGISTRALI CAN Streszczenie: Kompleksowa diagnostyka
Bardziej szczegółowonapięcie-częstotliwość
Przetwornik napięcie-częstotliwość Czytnik TLD Fizyka Medyczna, studia II stopnia, Dozymetria i elektronika w medycynie 1 Czytnik TLD RA 94 2 Czytnik TLD RA 94 FOT PIF ZWN PLT PTW Fotopowielacz Przetwornik
Bardziej szczegółowo2. PORTY WEJŚCIA/WYJŚCIA (I/O)
2. PORTY WEJŚCIA/WYJŚCIA (I/O) 2.1 WPROWADZENIE Porty I/O mogą pracować w kilku trybach: - przesyłanie cyfrowych danych wejściowych i wyjściowych a także dla wybrane wyprowadzenia: - generacja przerwania
Bardziej szczegółowoProjekt prostego procesora
Projekt prostego procesora Opracowany przez Rafała Walkowiaka dla zajęć z PTC 2012/2013 w oparciu o Laboratory Exercise 9 Altera Corporation Rysunek 1 przedstawia schemat układu cyfrowego stanowiącego
Bardziej szczegółowoPoznań, dzień 10.02.2014. Zapytanie ofertowe
Poznań, dzień 0.0.0 Zapytanie ofertowe Beneficjent: Tech-Net Spółka z ograniczoną odpowiedzialnością Program: Program Operacyjny Innowacyjna Gospodarka Działanie: 8. Wspieranie wdrażania elektronicznego
Bardziej szczegółowoProjektowanie i symulacja systemu pomiarowego do pomiaru temperatury
Paweł PTAK Politechnika Częstochowska, Polska Projektowanie i symulacja systemu pomiarowego do pomiaru temperatury Wstęp Temperatura należy do grupy podstawowych wielkości fizycznych. Potrzeba pomiarów
Bardziej szczegółowoPROTOTYPOWANIE UKŁADÓW ELEKTRONICZNYCH Programowalne układy logiczne FPGA Maciej Rosół, Katedra Automatyki AGH, e-mail: mr@ia.agh.edu.
DATA: Ćwiczenie nr 4 PROTOTYPOWANIE UKŁADÓW ELEKTRONICZNYCH Programowalne układy logiczne FPGA Maciej Rosół, Katedra Automatyki AGH, e-mail: mr@ia.agh.edu.pl 1. Cel ćwiczenia Celem ćwiczenia jest zapoznanie
Bardziej szczegółowoNIEZAWODNE ROZWIĄZANIA SYSTEMÓW AUTOMATYKI. asix. Aktualizacja pakietu asix 4 do wersji 5 lub 6. Pomoc techniczna
NIEZAWODNE ROZWIĄZANIA SYSTEMÓW AUTOMATYKI asix Aktualizacja pakietu asix 4 do wersji 5 lub 6 Pomoc techniczna Dok. Nr PLP0016 Wersja:08-12-2010 ASKOM i asix to zastrzeżony znak firmy ASKOM Sp. z o. o.,
Bardziej szczegółowoRok akademicki: 2013/2014 Kod: JIS s Punkty ECTS: 5. Poziom studiów: Studia I stopnia Forma i tryb studiów: -
Nazwa modułu: Języki opisu sprzętu Rok akademicki: 2013/2014 Kod: JIS-1-015-s Punkty ECTS: 5 Wydział: Fizyki i Informatyki Stosowanej Kierunek: Informatyka Stosowana Specjalność: - Poziom studiów: Studia
Bardziej szczegółowoSpis treści 1. Wstęp 2. Ćwiczenia laboratoryjne LPM
Spis treści 1. Wstęp... 9 2. Ćwiczenia laboratoryjne... 12 2.1. Środowisko projektowania Quartus II dla układów FPGA Altera... 12 2.1.1. Cel ćwiczenia... 12 2.1.2. Wprowadzenie... 12 2.1.3. Przebieg ćwiczenia...
Bardziej szczegółowoPolitechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 1 (3h) Wprowadzenie do obsługi platformy projektowej Quartus II Instrukcja pomocnicza do laboratorium z przedmiotu
Bardziej szczegółowoMiędzyplatformowy interfejs systemu FOLANessus wykonany przy użyciu biblioteki Qt4
Uniwersytet Mikołaja Kopernika w Toruniu Wydział Matematyki i Informatyki Wydział Fizyki, Astronomii i Informatyki Stosowanej Agnieszka Holka Nr albumu: 187396 Praca magisterska na kierunku Informatyka
Bardziej szczegółowoAutomatyzacja testowania oprogramowania. Automatyzacja testowania oprogramowania 1/36
Automatyzacja testowania oprogramowania Automatyzacja testowania oprogramowania 1/36 Automatyzacja testowania oprogramowania 2/36 Potrzeba szybkich rozwiązań Testowanie oprogramowania powinno być: efektywne
Bardziej szczegółowoProgramowalne układy logiczne Wydziałowy Zakład Nanometrologii SEMESTR LETNI
Programowalne układy logiczne Wydziałowy Zakład Nanometrologii SEMESTR LETNI Pierwszy projekt w środowisku ISE Design Suite Xilinx 1. Zapoznanie ze środowiskiem Xilinx ISE Design oraz językiem opisu sprzętu
Bardziej szczegółowoBramki logiczne Instrukcja do ćwiczeń laboratoryjnych
Bramki logiczne Instrukcja do ćwiczeń laboratoryjnych. WSTĘP Celem ćwiczenia jest zapoznanie się z podstawowymi sposobami projektowania układów cyfrowych o zadanej funkcji logicznej, na przykładzie budowy
Bardziej szczegółowoĆwiczenie 1 Program Electronics Workbench
Systemy teleinformatyczne Ćwiczenie Program Electronics Workbench Symulacja układów logicznych Program Electronics Workbench służy do symulacji działania prostych i bardziej złożonych układów elektrycznych
Bardziej szczegółowoTechnika cyfrowa. Laboratorium nr 7. Liczniki synchroniczne. Mirosław Łazoryszczak. Temat:
Mirosław Łazoryszczak Technika cyfrowa Laboratorium nr 7 Temat: Liczniki synchroniczne Katedra Architektury Komputerów i Telekomunikacji Zakład Systemów i Sieci Komputerowych SPIS TREŚCI 1. Wymagania...3
Bardziej szczegółowoUkłady logiczne układy cyfrowe
Układy logiczne układy cyfrowe Jak projektować układy cyfrowe (systemy cyfrowe) Układy arytmetyki rozproszonej filtrów cyfrowych Układy kryptograficzne X Selektor ROM ROM AND Specjalizowane układy cyfrowe
Bardziej szczegółowoA gdyby tak posterować prądem...
Zeszyty Naukowe Wydziału Elektroniki i Informatyki, Nr 3, pp. 9 28, 2011 dr inż. Radosław Łuczak Wydział Elektroniki i Informatyki Politechniki Koszalińskiej ul. Śniadeckich 2, 75 411 Koszalin rluczak@ie.tu.koszalin.pl
Bardziej szczegółowoLABORATORIUM ELEKTRONIKA Projektowanie koderów, transkoderów i dekoderów w języku VHDL
LABORATORIUM ELEKTRONIKA Projektowanie koderów, transkoderów i dekoderów w języku VHDL 1. Cel ćwiczenia W ćwiczeniu student projektuje i implementuje w strukturze układu FPGA (Field Programmable Gate Array)
Bardziej szczegółowoBramki logiczne Podstawowe składniki wszystkich układów logicznych
Układy logiczne Bramki logiczne A B A B AND NAND A B A B OR NOR A NOT A B A B XOR NXOR A NOT A B AND NAND A B OR NOR A B XOR NXOR Podstawowe składniki wszystkich układów logicznych 2 Podstawowe tożsamości
Bardziej szczegółowoPodzespoły i układy scalone mocy część II
Podzespoły i układy scalone mocy część II dr inż. Łukasz Starzak Katedra Mikroelektroniki Technik Informatycznych ul. Wólczańska 221/223 bud. B18 pok. 51 http://neo.dmcs.p.lodz.pl/~starzak http://neo.dmcs.p.lodz.pl/uep
Bardziej szczegółowoPL B1. AKADEMIA GÓRNICZO-HUTNICZA IM. STANISŁAWA STASZICA W KRAKOWIE, Kraków, PL BUP 21/12
PL 227155 B1 RZECZPOSPOLITA POLSKA (12) OPIS PATENTOWY (19) PL (11) 227155 (13) B1 (21) Numer zgłoszenia: 394445 (51) Int.Cl. G06F 15/80 (2006.01) G06F 13/00 (2006.01) Urząd Patentowy Rzeczypospolitej
Bardziej szczegółowoćw. Symulacja układów cyfrowych Data wykonania: Data oddania: Program SPICE - Symulacja działania układów liczników 7490 i 7493
Laboratorium Komputerowe Wspomaganie Projektowania Układów Elektronicznych Jarosław Gliwiński, Paweł Urbanek 1. Cel ćwiczenia ćw. Symulacja układów cyfrowych Data wykonania: 16.05.08 Data oddania: 30.05.08
Bardziej szczegółowoAby w pełni przetestować układ o trzech wejściach IN_0, IN_1 i IN_2 chcemy wygenerować wszystkie możliwe kombinacje sygnałów wejściowych.
Generowanie sygnałów testowych VHDL Wariant współbieżny (bez procesu): sygnał
Bardziej szczegółowoWydział Elektryczny. Katedra Automatyki i Elektroniki. Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: TECHNIKA CYFROWA 2 TS1C300 020
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: TECHNIKA CYFROWA 2 TS1C300 020 Ćwiczenie Nr 12 PROJEKTOWANIE WYBRANYCH
Bardziej szczegółowoWydział Elektryczny. Katedra Automatyki i Elektroniki. Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: PROGRAMOWALNE STRUKTURY LOGICZNE
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: PROGRAMOWALNE STRUKTURY LOGICZNE ES1C420 300 Ćwiczenie Nr 2 KOMPILACJA
Bardziej szczegółowoLABORATORIUM TECHNIKA CYFROWA LICZNIKI I REJESTRY. Rev.1.1
LABORATORIUM TECHNIKA CYFROWA LICZNIKI I REJESTRY Rev.1.1 1. Cel ćwiczenia Praktyczna weryfikacja wiedzy teoretycznej z zakresu projektowania układów kombinacyjnych oraz arytmetycznych 2. Projekty Przy
Bardziej szczegółowoXpress Sp. z o.o. jako wieloletni Premium Partner firmy Xerox ma w swojej ofercie rozwiązanie
Xpress Sp. z o.o. jako wieloletni Premium Partner firmy Xerox ma w swojej ofercie rozwiązanie XPRESS SCAN, które pozwala użytkownikom bezpośrednio z urządzenia Xerox przez panel dotykowy zrealizować odpowiedni
Bardziej szczegółowo1. Podstawowe wiadomości...9. 2. Możliwości sprzętowe... 17. 3. Połączenia elektryczne... 25. 4. Elementy funkcjonalne programów...
Spis treści 3 1. Podstawowe wiadomości...9 1.1. Sterowniki podstawowe wiadomości...10 1.2. Do czego służy LOGO!?...12 1.3. Czym wyróżnia się LOGO!?...12 1.4. Pierwszy program w 5 minut...13 Oświetlenie
Bardziej szczegółowo1. ISE WebPack i VHDL Xilinx ISE Design Suite 10.1 VHDL Tworzenie projektu Project Navigator Xilinx ISE Design Suite 10.1 File
1. ISE WebPack i VHDL Celem ćwiczenia jest szybkie zaznajomienie się ze środowiskiem projektowym Xilinx ISE Design Suite 10.1 oraz językiem opisu sprzętu VHDL. Tworzenie projektu Uruchom program Project
Bardziej szczegółowoEfekt kształcenia. Ma uporządkowaną, podbudowaną teoretycznie wiedzę ogólną w zakresie algorytmów i ich złożoności obliczeniowej.
Efekty dla studiów pierwszego stopnia profil ogólnoakademicki na kierunku Informatyka w języku polskim i w języku angielskim (Computer Science) na Wydziale Matematyki i Nauk Informacyjnych, gdzie: * Odniesienie-
Bardziej szczegółowo