Projektowanie systemów cyfrowych w językach opisu sprzętu. Studium Zaoczne IV rok kierunek Elektronika. Wykład 7
|
|
|
- Marta Kot
- 6 lat temu
- Przeglądów:
Transkrypt
1 Projektowanie systemów cyfrowych w językach opisu sprzętu Studium Zaoczne IV rok kierunek Elektronika Wykład 7
2 Program wykładu Układy PLD (Programmable Logical Devices) jako platforma sprzętowa dla HDL (Hardware Descrip. Lang.) układy SPLD (Simple PLD) i jak się to programowało... układy CPLD (Complex PLD) układy FPGA (Field Programmable Gate Array) 2
3 Technologiczne wahadło Makimoto s Wave 1957 to 67 Standard discrete devices (transistors, diodes) 1958 Opracowanie pierwszych układów scalonych 1964 Uruchomienie produkcji układów serii TTL 1967 to 77 Custom LSI for calculators, radio, TV 1971 Opracowanie 4 bitowego procesora p-mos/lsi 1974 Uruchomienie produkcji układów programowalnych 1977 to 87 Standard microprocessors, custom software 1978 Uruchomienie produkcji układów PAL (AMD) 1985 Uruchomienie produkcji układów FPGA (Xilinx) 1987 to 97 Custom logic in ASICs 1995 Układy FPGA większa produkcja niż układy GateArray <10K 1997 to 07 Standard Field-Programmable devices 1999 Układy FPGA większa produkcja niż wszystkie GateArray FPGA vs ASIC - it is a war!!! 3
4 RAW 2003 invited paper Reiner Hartenstein IEEE fellow Kaiserslautern University of Technology standard 1957 TTL custom hardwired 1967 LSI, MSI algorithm: fixed resources: fixed procedural programming µproc., memory algorithm: variable resources: fixed ASICs, accel s vn machine paradigm structural programming algorithm: variable resources: variable 2 sources new machine paradigm needed The Programmable System-on-a-Chip is the next wave 4
5 RAW 2003 invited paper Reiner Hartenstein IEEE fellow Kaiserslautern University of Technology Current Computer Science Education is based on the Submarine Model This model disables... Algorithm Brain usage: procedural-only procedural high level Programming Language Assembly Language Hardware invisible: under the surface Hardware 5
6 Hardware and Software as Alternatives procedural structural Algorithm partitioning Brain usage: both hemispheres Hardware, Configware Hardw/Configw only Software Software only Software & Hardw/Configw 6
7 Klasyfikacja układów PLD Source: Dataquest Logic Standard Logic ASIC Programmable Logic Devices (PLDs) Gate Arrays Cell-Based ICs Full Custom ICs SPLDs (PALs) CPLDs FPGAs SPLD = Simple Prog. Logic Device PAL = Programmable Array of Logic CPLD = Complex PLD FPGA = Field Prog. Gate Array Configurable Logic Blocks (CLB) memory Look-Up Table AND-OR planes simple gates Input / Output Blocks (IOB) bidirectional, latches, inverters, pullup/pulldown Interconnect or Routing local, internal feedback, and global ISP In System Programmable 7
8 Układy PLD Literatura Majewski, Łuba, Jasiński, Zbierzchowski, Programowalne moduły logiczne w syntezie układów cyfrowych Łuba, Markowski, Zbierzchowski, Komputerowe projektowanie układów cyfrowych w strukturach PLD Łuba, Jasiński, Zbierzchowski, Specjalizowane układy cyfrowe w strukturach PLD i FPGA Strony WWW producentów układów PLD i strony inne np
9 Firmy branży PLD 9
10 SPLD - Simple-Programmable Logic Devices PAL (Programmable Array Logic, AMD Vantis) PLA (Programmable Logic Array) GAL (Generic Array Logic, Lattice) 10
11 Podstawowa struktura układu typu PAL Układy typu PAL: programowalna matryca AND stała matryca OR 11
12 Przykład realizacji funkcji w układzie PAL 12
13 Układy PLD SPLD (Simple PLD) PAL (Programmable Array Logic) 16L8, 16R4, 16R6, 16R8 GAL (Generic Array Logic) 16V8, 20V8, 22V10, 26V12 PLA (Programmable Logic Array) 13
14 Układy PLD PAL16L8 Schemat blokowy i struktura układu 14
15 Układy PAL rodziny 12,14,16,20 Technologia bipolarna Jednokrotne programowanie przez przepalenia fuse Rozkodowanie symbolu PAL xx Y z xx - liczba wejść Y - L logika ujemna H logika dodatnia C wyjścia komplementarne R wersja z przerzutnikami synchronicznymi RA wersja z przerzutnikami asynchronicznymi X, A wersja z układami arytmetycznymi S wersja z dzielonymi iloczynami z - liczba wyjść (kombinacyjnych lub rejestrowych) 15
16 Układy GAL - Generic Array Logic Rok 1985 Technologia E 2 CMOS Wielokrotne programowanie Czas kasowania 100ms GAL16V8 GAL 20V10 - światowy standard 16
17 Układy GAL ISP (In System Programmable) HDPLD High Density PLD 17
18 Układy PLD GAL22V10 W większych układach GAL liczba termów nie jest równa dla każdego pinu 18
19 Układy PLD GAL22V10 Makrocela układu GAL 22V10 Przerzutnik D z wejściami: Asynchronic Reset (AR) Synchronic Set (SR) 19
20 Makrocela układu GAL22V10 20
21 SPLD wciąż na rynku... Firmy: Atmel Texas Instruments 2014 w ciągłej sprzedaży układy SPLD np. DigiKey (64 modele) 21
22 Architektura układów CPLD Typowa architektura układów CPLD: Makrocele (typu PAL) Matryce łączeniowe Technologia:CMOS Komórki konfigurujące: EPROM (UV + wersje OTP) EEPROM FLASH (ISP) CPLD- Przewidywalne opóźnienia (Predictable timing!!!) 22
23 CPLD - Complex-Programmable Logic Devices Altera (chyba lider na rynku CPLD..) Atmel (wsparcie dla standardowych rozwiązań np. 22V10 + military std) Lattice (chyba vice lider na rynku CPLD.. + nieocenione tradycje) Xilinx (segment CPLD jako uzupełnienie do FPGA) Wartości akcji firm Xilinx, Altera i Lattice w latach
24 Oferta CPLD z firmy Lattice The Do-it-All PLD - MachXO2 Offers an unprecedented mix of low cost, low power and high system integration for system and consumer designs Most Versatile Non-Volatile PLD - MachXO Combines FPGA flexibility with CPLD performance, instant-on and high pin to logic ratio Ultra Low Power CPLD - ispmach 4000ZE As low as 10µA standby current, packages as small as 4x4 mm, 5V-tolerant I/Os + Mature devices (PAL, PALCE, GAL, ispgdx, isplsi 1k..8k,ORCA,MACH 1,2,4) 24
25 Przykład CPLD z firmy Lattice ispmach4000 Key Features and Benefits SuperFAST Performance 2.5 ns tpd Pin-to-Pin Delay 400 MHz System Performance Industry s Lowest Power Consumption 1.8V Core for Low Dynamic Power Low Static Current ma (1.8V Device Family) ma (2.5V and 3.3V Device Families) Multiple Temperature Range Options Commercial: 0 to 70º C TA (Ambient) Industrial: -40 to 85ş C TA (Ambient) Automotive: -40 to 125ş C TA (Ambient) Ease of Design Excellent First-Time Fit and Refit Capability 4 Global Clocks 36 Inputs per Logic Block Up to 80 Product Terms (PT) per Output ORP for Pin Locking Density Migration Flexible Control, Clocking and OE Fast, SpeedLocking, and Wide PT Paths 5V Tolerant Inputs and I/O Easy System Integration Operation with 1.8V, 2.5V and 3.3V Supplies 1.8V, 2.5V, 3.3V I/O Support IEEE 1532 In-System Programmable (ISP ) IEEE Boundary Scan Test Open Drain Output for Flexible Bus Interface Capability Programmable Pull-Up or Bus-Keeper Inputs Hot Socketing Capability 3.3V PCI Compatible Programmable Output Slew Rate Lead-free Package Options 25
26 Przykład CPLD z firmy Lattice ispmach
27 Przykład CPLD z firmy Lattice ispmach
28 Oferta CPLD z firmy Altera Układy MAX V, MAX II, MAX Oprogramowanie Środowisko Quartus II (dla CPLD darmowe) 28
29 Przykład CPLD Altera seria MAX V Feature Summary The following list summarizes the MAX V device family features: Low-cost, low-power, and non-volatile CPLD architecture Instant-on (0.5 ms or less) configuration time Standby current as low as 25 μa and fast power-down/reset operation Fast propagation delay and clock-to-output times Internal oscillator Emulated RSDS output support with a data rate of up to 200 Mbps Emulated LVDS output support with a data rate of up to 304 Mbps Four global clocks with two clocks available per logic array block (LAB) User flash memory block up to 8 Kbits for non-volatile storage with up to 1000 read/write cycles Single 1.8-V external supply for device core MultiVolt I/O interface supporting 3.3-V, 2.5-V, 1.8-V, 1.5-V, and 1.2-V logic levels Bus-friendly architecture including programmable slew rate, drive strength, bus-hold, and programmable pull-up resistors Schmitt triggers enabling noise tolerant inputs (programmable per pin) 29
30 CPLD Altera MAX V - architektura The CFM block provides the non-volatile storage for all of the SRAM configuration information. The CFM automatically downloads and configures the logic and I/O at power-up, providing instant-on operation. A portion of the flash memory within the MAX V device is partitioned into a small block for user data. This user flash memory (UFM) block provides 8,192 bits of general-purpose user storage. The UFM provides programmable port connections to the logic array for reading and writing. 30
31 CPLD Altera MAX V - połączenia LE zgrupowane po 10 w Logic Array Block Magistrale łączeniowe kolumny, wiersze Połączenia bezpośrednie LAB Połączenia bezpośrednie do I/O Globalne sygnały zegarowe 31
32 CPLD Altera MAX V bloki I/O i LE I/O block LVTTL, LVCMOS, LVDS, and RSDS I/O standards JTAG boundary-scan test (BST) support programmable drive strength control weak pull-up resistors during power-up and in system programming tri-state buffers with individual output enable bus-hold circuitry programmable pull-up resistors in user mode open-drain outputs Schmitt trigger inputs, programmable input delay Each LE contains: four-input LUT, programmable register (D, T, JK, or SR operation) carry chain with carry-select capability. supports dynamic single-bit addition or subtraction mode clock enable, preset, asynchronous load, and asynchronous data. 32
33 Oferta CPLD Xilinx 33
34 CPLD Xilinx seria XC95xx 34
35 CPLD Xilinx seria XC95xx Blok funkcyjny Makrocela 35
36 CPLD Xilinx seria XC95xx Optimized for high-performance 3.3V systems - 5 ns pin-to-pin logic delays, with internal system frequency up to 208 MHz - Small footprint packages including VQFPs, TQFPs and CSPs (Chip Scale Package) - Pb-free available for all packages - Lower power operation - 5V tolerant I/O pins accept 5V, 3.3V, and 2.5V signals - 3.3V or 2.5V output capability - Advanced 0.35 micron feature size CMOS FastFLASH technology Advanced system features - In-system programmable - Superior pin-locking and routability with FastCONNECT II switch matrix - Extra wide 54-input Function Blocks - Up to 90 product-terms per macrocell with individual product-term allocation - Local clock inversion with three global and one product-term clocks - Individual output enable per output pin with local inversion - Input hysteresis on all user and boundary-scan pin inputs - Bus-hold circuitry on all user pin inputs - Supports hot-plugging capability - Full IEEE Standard boundary-scan (JTAG) support on all devices Four pin-compatible device densities - 36 to 288 macrocells, with 800 to 6400 usable gates Fast concurrent programming Slew rate control on individual outputs Enhanced data security features Excellent quality and reliability - 10,000 program/erase cycles endurance rating - 20 year data retention Pin-compatible with 5V core XC9500 family in common package footprints 36
37 CPLD Xilinx CoolRunner 37
38 Aplikacje CPLD materiały Lattice 38
39 Aplikacje CPLD materiały Xilinx This Chapter contains the following topics: IrDA and UART Design in a CoolRunner CPLD Serial ADC Interface Using a CoolRunner CPLD Wireless Transceiver for the CoolRunner CPLD CoolRunner-II Smart Card Reader CoolRunner-II CPLD I2C Bus Controller Implementation CoolRunner-II Serial Peripheral Interface Master Design of a Digital Camera with CoolRunner-II CPLDs CompactFlash Card Interface for CoolRunner-II CPLDs Interfacing to Mobile SDRAM with CoolRunner-II CPLDs An SMBus/I2C-Compatible Port Expander Driving LEDs with Xilinx CPLDs CoolRunner-II CPLDs in Cell Phone Handsets/Terminals Implementing Keypad Scanners with CoolRunner-II Level Translation Using Xilinx CoolRunner-II CPLDs CoolRunner-II Character LCD Module Interface Using Xilinx CPLDs to Interface to a NAND Flash Memory Device Cell Phone Security Demoboard On The Fly Reconfiguration Technique Using CoolRunner-II with OMAP, XScale, i.mx & Other Chipsets Connecting Intel PXA27x Processors to Hard-Disk Drives with a CoolRunner-II CPLD A Low-Power IDE Controller Design Using a CoolRunner-II CPLD Using a Xilinx CoolRunner-II CPLD as a Data Stream Switch Supporting Multiple SD Devices with CoolRunner-II CPLDs 39
40 Aplikacje CPLD materiały Altera 40
41 CPLD kontra FPGA typu PAL więcej logiki kombinacyjnej mała / średnia wielokrotna struktura 22V10 do 300 MHz przewidywalne opóźnienia ARCHITEKTURA GĘSTOŚĆ SZYBKOŚĆ typu Gate Array więcej przerzutników średnia / duża do 10 milionów bramek do 500 MHz opóźnienia zależne macierz łączeniowa POŁĄCZENIA połączenia odcinkami 41
42 Układy FPGA literatura Strony WWW producentów układów FPGA Wielcy ( alfabetycznie) (Microsemi) (wykład) Nowe podmioty na rynku FPGA Plus ciekawostki i strony inne np
43 Cechy użytkowe układów FPGA Idealna technologia dla aplikacji dedykowanych Fast Time-to-Market Zalety integracji niski koszt, mały pobór mocy, małe wymiary, System on Chip Niższe koszty i mniejsze ryzyko niż układy ASIC no NRE, minimum order size nor inventory risk, no long delay in design and testing Bardzo szybkie przetwarzanie danych massively parallel operation much faster than DSP engines Reprogramowalne w każdym z etapów produkcji i użytkowania in design, in manufacturing, after installation allows unlimited product differentiation 43
44 Internet Recofigurable Logic 44
45 ASIC? ASSP? czy FPGA 45
46 ASIC? ASSP? czy FPGA Dotychczasowy sposób myślenia... 46
47 ASIC? ASSP? czy FPGA 47
48 ASIC? ASSP? czy FPGA 48
49 ASIC? ASSP? czy FPGA 49
50 ASIC? ASSP? czy FPGA 50
51 Architektura FPGA Bloki we/wy (Input Output Block) Bloki logiki (Configurable Logic Block) Zasoby połączeniowe 51
52 Architektura FPGA 52
53 Rynek układów FPGA Źródło: 011/07/list-and-comparison-offpga-companies.html Xilinx $2.4B in revenues in fiscal year 2011 (Intel $3.1B) 53
54 Oferta układów FPGA XILINX XC ,8...1,5 tys. LGEs XC 3000 & 3100 /A/L ,5...7,5 tys. LGEs XC 4000 : A/H/D/E/L/EX/XL/XLT/XLA/XV tys. LGEs XC tys. LGEs XC tys. LGEs XCS /XL (Spartan) tys. LGEs XCV E/EM (Virtex) tys. LGEs XCS-2 (Spartan-2) tys. LGEs XCV-2 (Virtex-2) tys. LGEs XCS-3 (Spartan-3) 2004 XCV-4 (Virtex-4) 2004 XCV-5 (Virtex-5) 2007 XCS-6 (Spartan-6) , tys. Logic Cells XCV-6 (Virtex-6) tys. Logic Cells XCV-7 (Virtex-7,Artix-7,Kintex-7) tys. Logic Cells 54
55 Xilinx Spartan3 technologia 90nm struktura gruboziarnista 50k 5.000k system gates 725 MHz max toggle frequency clock DCMs: bitowe mnożarki: pamięć użytkowa Select RAM+ rozproszona: do 520 Kb blokowa (18Kb): do 1872 Kb zewnętrzna pamięć konfiguracji SRAM (4 tryby + ReadBack) port JTAG zasilanie: (testowanie + konfiguracja) V CCINT : 1,2V V CCAUX : 2,5V V CCO : 1,2...3,3V 55
56 Spartan3 CLB CLB = 2 x LS = 4 x LC przerzutnik / zatrzask Clock Enable AP / AC / SS / SR LUT (Look-Up-Table) carry logic 56
57 Spartan3 CLB LUT LUT: 4-wejściowy generator funkcji SinglePort / DualPort RAM 16-stopniowy rejestr przesuwny 57
58 Spartan3 CLB multipleksery brak BUFT/BUFE funkcje magistral realizowane przez multiplexery inne multipleksery: CYMUX, BUFGMUX 58
59 Spartan3 Carry & Arithmetic logic sumator licznik mnożarka 59
60 Spartan3 Carry & Arithmetic logic sumator wide-and Equality Comparator Magnitude Comparator Wide-AND 60
61 Spartan3 - IOB DDR: pary przerzutników DDR mux każdy sygnał z core może być w inwersji Programowalne: pull-up pull-down weak-keeper DCI Digital Controlled Impedance delay 61
62 Spartan3 - IOB Interfejs z logiką 5V przy użyciu buforów LVTTL: wejścia (IBUF) I IK <100mA, <100wejść jednocześnie wyjścia (OBUF, OBUFT) ew. dodatkowy driver we/wy (IOBUF) nie: dwukierunkowy we. zegar. (IBUFG) konieczny dzielnik 62
63 Spartan3 LUT as Distributed RAM RAM32X1S RAM16X1D 63
64 Spartan3 LUT as Shift Register Zastosowania: długie linie opóźniające długie liczniki (także LFSR) synchroniczne FIFO generatory pseudolosowe 64
65 Spartan3 Block RAM 65
66 Spartan3 Block RAM Zastosowania: duże pamięci (łączenie) pamięci ROM rejestry FIFO pamięć programu dla P bufory kołowe linie opóźniające złożone automaty złożone funkcje logiczne szybkie, długie liczniki pamięci CAM pamięci 4-portowe tablice funkcji (DDS) 66
67 Spartan3 mnożarki 18-bitowe czynniki 36-bitowy iloczyn mnożenie w kodzie U2 opcjonalne rejestry łączenie w większe podział na mniejsze Zastosowania: mnożenie przesuwanie obliczanie modułu generowanie wartości U2 mnożenie zespolone mnożenie macierzy (z podziałem czasu) mnożenie zmiennoprzecinkowe 67
68 Spartan3 Clock Resources 16 wejść zegarów globalnych GCLK po 8 wejść zegarów lokalnych LH/RHCLK układów DCM (Digital Clock Manager) dystrybucja kwadrantowa 68
69 Spartan3 DCM Bloki DCM: DLL (Delay Locked Loop) DFS (Digital Frequency Synthesizer) PS (Phase Shifter) Status Logic Fukcje DCM: eliminacja różnic fazy przesuwanie fazy mnożenie / dzielenie częstotliwości zegara korekcja współczynnika wypełnienia DLL: F in 2 DLL: F in / 1.5, 2, , DLL: F in >> 0 / 90 / 180 / 270 DFS: F in M/D; M=2...32, D=
70 Spartan3 Zasoby połączeniowe Interconnect Tile: Switch Matrix podłaczona do elementu funkcyjnego (CLB, IOB, DCM, BRAM, MULT) Połączenia: long lines hex lines double lines direct lines 70
71 Spartan3 Zasoby połączeniowe 24 linie pionowe i poziome na każdy wiersz i kolumnę, rozciągnięte przez cały układ podłączone co 6 Switch Matrix 8 linii hex w 4 kierunkach sterowanie tylko na początku odbiór w połowie i na końcu podłączone co 3 Switch Matrix 8 linii double w 4 kierunkach sterowanie tylko na początku odbiór w połowie i na końcu podłączone do 3 Switch Matrix linie direct w 8 kierunkach przekazują sygnały z/do w/w zasobów 71
72 Spartan3 konfiguracja Tryby konfiguracji: Slave Serial Master Serial Slave Parallel (SelectMAP) Boundary Scan (JTAG) ReadBack: weryfikacja pamięci konfiguracji oraz stanów przerzutników i zawartości pamięci (debug) 72
73 Virtex 6 Spartan6 73
74 Virtex 6 Spartan6 74
75 Virtex 6 Spartan6 75
76 Spartan6 76
77 Virtex 6 Spartan6 77
78 Virtex 6 78
79 Virtex 6 Spartan6 79
80 Virtex 6 80
81 Virtex 6 81
82 Virtex 6 82
83 Virtex 6 83
84 Virtex 6 84
85 Virtex 6 Spartan6 85
86 Virtex 6 86
87 Virtex 6 87
88 Spartan6 88
89 Spartan6 89
90 Spartan6 90
91 Spartan6 91
92 Seria 7 92
93 Seria 7 93
94 Seria 7 94
95 EasyPath FPGA 95
96 EasyPath FPGA EasyPath FPGA % cost FPGA 96
97 Digilent Spartan3 Starter Kit Board Układ XC3S200-FT256: macierz CLB 24 x 20 (480 CLBs, 4,320 LCs) 173 sygnały dla użytkownika max. 76 sygnałów różnicowych 30Kb pamięci rozproszonej 216Kb pamięci blokowej (12 bloków) 12 mnożarek 4 bloki DCM 97
98 Digilent Spartan3 Starter Kit Board układ XC3S200-FT256 pamięć FLASH konfiguracji 2Mb jumper konfiguracji szeregowej 2 układy pamięci statycznej 10ns 256K 16bitów złącze portu VGA (8 kolorów) złącze portu RS-232 driver portu RS-232 złącze dodatkowego portu RS-232 złącze portu PS/2 4-znakowy, multipleksowany wyświetlacz 7-segmentowy LED 8 przełączników 8 diod LED 4 przyciski oscylator 50MHz gniazdo dodatkowego oscylatora jumpery trybu konfiguracji przycisk PROGRAM dioda LED DONE złącze B1 rozszerzenia złącze A2 rozszerzenia złącze A1 rozszerzenia złącze sondy JTAG Centronics sonda JTAG Centronics (w zestawie) złącze sondy JTAG MultiPro zasilacz sieciowy 5V/2A (w zestawie) dioda LED POWER stabilizatory napięć zasilania 98
99 Digilent Nexys3 Starter Kit Board Xilinx Spartan6 XC6LX16-CS324 16Mbyte Micron Cellular RAM, 16Mbyte Micron Parallel PCM 16Mbyte Micron Quad-mode SPI PCM 10/100 SMSC LAN8710 PHY Digilent Adept USB port for power, programming & data transfers USB-UART Type-A USB host for mouse, keyboard or memory stick 8-bit VGA 100MHz fixed-frequency oscillator 8 slide switches, 4 push buttons, 4-digit 7seg display, 8 LEDs Four double-wide Pmod connectors, one VHDC connector 99
100 Digilent Altys Starter Kit Board The Spartan-6 LX45 is optimized for high-performance logic and offers: 6,822 slices each containing four 6-input LUTs and eight flipflops 2.1Mbits of fast block RAM 4 clock tiles (8 DCMs & 4 PLLs) 6 phased-locked loops 58 DSP slices 500MHz+ clock speeds Xilinx Spartan-6 LX45 FPGA, 324-pin BGA package 128Mbyte DDR2 16-bit wide data 10/100/1000 Ethernet PHY On-board USB2 ports for programming & data transfer USB-UART and USB-HID port (for mouse/keyboard) Two HDMI video input ports & two HDMI output ports AC-97 Codec with line-in, line-out, mic, & headphone Real time power monitors on all power rails 16Mbyte x4 SPI Flash for configuration & data storage 100MHz CMOS oscillator 48 I/O s routed to expansion connectors GPIO includes 8 LEDs, 6 buttons, & 8 slide switches 100
101 Altera - najnowsze układy FPGA Densities ranging from 25K logic elements (LEs) up to 1.1 million LEs Transceiver bandwidth ranging from 600 Mbps up to 28 Gbps Up to 40 percent lower total power compared to previous-generation FPGAs Hard processor system (HPS) with a dual-core ARM Cortex -A9 MPCore processor 101 integrated into the 28-nm Low-Power (28LP) FPGA fabric
102 FPGA firmy Lattice This is not to say that Lattice doesn t innovate. They do. In fact, Lattice basically created the mid-range FPGA category that both Xilinx and Altera have now adopted. When Lattice rolled out the first low-cost FPGA with high-speed serial interfaces, they sent their larger competitors into a spin, trying to rapidly re-define the line between their expensive, highend FPGAs with SerDes and their market-saturating low-cost FPGAs with conventional IO. Lattice has consistently looked at profitable market segments, designed better mouse traps specifically for those segments, and quietly raised victory flags over numerous applications in whose small ponds they had suddenly become the big fish.
103 FPGA firmy Actel (Microsemi) 103
104 Actel lider technologii antifuse 104
105 Cypress PSoC Programmable System-on-Chip 105
106 Cypress PSoC Programmable System-on-Chip 106
107 FPGA SoC (materiały firmy Altera) 107
108 Softprocessor for FPGA 108
109 Dlaczego ARM?? 109
110 Altera ARM based SoC SoC FPGAs integrate an ARM-based hard processor system (HPS) consisting of processor, peripherals, and memory interfaces with the FPGA fabric using a highbandwidth interconnect backbone. The Arria V SoC FPGAs reduce system power, system cost, and board size while increasing system performance by integrating discrete processor, FPGA, and digital signal processing (DSP) functions into a single, user customizable ARM-based system on a chip (SoC). SoC FPGAs provide the ultimate combination of hardened intellectual property (IP) for performance and power savings, with the flexibility of programmable logic
111 Xilinx PicoBlaze softprocessor PicoBlaze microcontroller supports the following features: 16 byte-wide general-purpose data registers 1K instructions of programmable on-chip program store, automatically loaded during FPGA configuration Byte-wide Arithmetic Logic Unit (ALU) with CARRY and ZERO indicator flags 64-byte internal scratchpad RAM 256 input and 256 output ports for easy expansion and enhancement Automatic 31-location CALL/RETURN stack Predictable performance, always two clock cycles per instruction, up to 200 MHz or 100 MIPS in a Virtex-II Pro FPGA Fast interrupt response; worst-case 5 clock cycles Optimized for Xilinx Spartan-3 architecture just 96 slices and 0.5 to 1 block RAM Support in Spartan-6, and Virtex-6,7 FPGA architectures Assembler, instruction-set simulator support 111
112 IDE for PicoBlaze (Mediatronix) 112
113 Xilinx Zynq-7000 Extensible Processing Platform 113
114 Dziękuję za uwagę To już jest koniec
Architektura układów FPGA
Kierunek EiT Specjalność Sieci i usługi, V rok Programowalne Układy Cyfrowe Architektura układów FPGA 1 Program wykładu ASIC vs ASSP vs FPGA Układy FPGA cechy użytkowe rynek układów Architektura układów
Kierunek Inżynieria Akustyczna, V rok Programowalne Układy Cyfrowe. Platforma sprzętowa. Rajda & Kasperek 2014 Katedra Elektroniki AGH 1
Kierunek Inżynieria Akustyczna, V rok Programowalne Układy Cyfrowe Platforma sprzętowa Rajda & Kasperek 2014 Katedra Elektroniki AGH 1 Program wykładu Architektura układów FPGA Rodzina Xilinx Spartan-6
Kierunek Elektronika, III rok Języki Opisu Sprzętu. Platforma sprzętowa. Rajda & Kasperek 2016 Katedra Elektroniki AGH 1
Kierunek Elektronika, III rok Języki Opisu Sprzętu Platforma sprzętowa Rajda & Kasperek 2016 Katedra Elektroniki AGH 1 Program wykładu Architektura układów FPGA Rodzina Xilinx Spartan-6 Platforma Digilent
Programowalne Układy Logiczne. Wykład I dr inż. Paweł Russek
Programowalne Układy Logiczne Wykład I dr inż. Paweł Russek Literatura www.actel.com www.altera.com www.xilinx.com www.latticesemi.com Field Programmable Gate Arrays J.V. Oldfield, R.C. Dorf Field Programable
Układy programowalne. Wykład z ptc część 5
Układy programowalne Wykład z ptc część 5 Pamięci ROM Pamięci stałe typu ROM (Read only memory) umożliwiają jedynie odczytanie informacji zawartej w strukturze pamięci. Działanie: Y= X j *cs gdzie j=linia(a).
Układy FPGA. Programowalne Układy Cyfrowe dr inż. Paweł Russek
Układy FPGA Programowalne Układy Cyfrowe dr inż. Paweł Russek Program wykładu Geneza Technologia Struktura Funktory logiczne, sieć połączeń, bloki we/wy Współczesne układy FPGA Porównanie z ASIC Literatura
Układy programowalne. Wykład z ptc część 5
Układy programowalne Wykład z ptc część 5 Pamięci ROM Pamięci stałe typu ROM (Read only memory) umożliwiają jedynie odczytanie informacji zawartej w strukturze pamięci. Działanie: Y= X j *cs gdzie j=linia_pamięci(a).
Programowalne Układy Logiczne. Wykład III FPGA dr inż. Paweł Russek
Programowalne Układy Logiczne Wykład III FPGA dr inż. Paweł Russek Układy FPGA Cechy architektury Virtex II Fast look-ahead carry Wide functions Block Select RAM Distributed RAM 18 bitowe układy mnożące
FPGA, CPLD, SPLD. Synteza systemów reprogramowalnych 1/27. dr inż. Mariusz Kapruziak mkapruziak@wi.ps.pl pok. 107, tel. 449 55 44
Synteza systemów reprogramowalnych /27 dr inż. Mariusz Kapruziak mkapruziak@wi.ps.pl pok. 07, tel. 449 55 44 FPGA, CPLD, SPLD 945 950 955 960 965 970 975 980 985 990 995 2000 0 D CLK update v cur Q Q 0
Systemy na Chipie. Robert Czerwiński
Systemy na Chipie Robert Czerwiński Cel kursu Celem kursu jest zapoznanie słuchaczy ze współczesnymi metodami projektowania cyfrowych układów specjalizowanych, ze szczególnym uwzględnieniem układów logiki
Cyfrowe układy scalone
Cyfrowe układy scalone Ryszard J. Barczyński, 2010 2015 Politechnika Gdańska, Wydział FTiMS, Katedra Fizyki Ciała Stałego Materiały dydaktyczne do użytku wewnętrznego Cyfrowe układy scalone Układy cyfrowe
Zaliczenie Termin zaliczenia: Sala IE 415 Termin poprawkowy: > (informacja na stronie:
Zaliczenie Termin zaliczenia: 14.06.2007 Sala IE 415 Termin poprawkowy: >18.06.2007 (informacja na stronie: http://neo.dmcs.p.lodz.pl/tm/index.html) 1 Współpraca procesora z urządzeniami peryferyjnymi
LCD (Liquid Crystal Display)
LCD (Liquid Crystal Display) Polarizing filter. Thin film with a vertical ais. Liquid crystal Polarizing filter. Thin film with a horizontal ais. Polarizing filter. Thin film with a horizontal ais. Polarizing
Cyfrowe układy scalone
Cyfrowe układy scalone Ryszard J. Barczyński, 2012 Politechnika Gdańska, Wydział FTiMS, Katedra Fizyki Ciała Stałego Materiały dydaktyczne do użytku wewnętrznego Publikacja współfinansowana ze środków
Opis przedmiotu zamówienia CZĘŚĆ 1
Opis przedmiotu zamówienia CZĘŚĆ 1 Stanowiska do badań algorytmów sterowania interfejsów energoelektronicznych zasobników energii bazujących na układach programowalnych FPGA. Stanowiska laboratoryjne mają
Procesory w FPGA H D L. dr inż. Paweł Tomaszewicz Instytut Telekomunikacji Politechnika Warszawska
Procesory w FPGA 1 System w FPGA SOPC - System on a Programmable Chip System mikroprocesorowy w układzie programowalnym: softprocesor zrealizowany w logice układu FPGA NIOS2 Altera Microblaze Xilinx OpenRISC
ZASTOSOWANIA UKŁADÓW FPGA W ALGORYTMACH WYLICZENIOWYCH APPLICATIONS OF FPGAS IN ENUMERATION ALGORITHMS
inż. Michał HALEŃSKI Wojskowy Instytut Techniczny Uzbrojenia ZASTOSOWANIA UKŁADÓW FPGA W ALGORYTMACH WYLICZENIOWYCH Streszczenie: W artykule przedstawiono budowę oraz zasadę działania układów FPGA oraz
OPBOX ver USB 2.0 Mini Ultrasonic Box with Integrated Pulser and Receiver
OPBOX ver.0 USB.0 Mini Ultrasonic Box with Integrated Pulser and Receiver Przedsiębiorstwo BadawczoProdukcyjne OPTEL Sp. z o.o. ul. Morelowskiego 30 PL59 Wrocław phone: +8 7 39 8 53 fax.: +8 7 39 8 5 email:
Cyfrowe układy scalone
Ryszard J. Barczyński, 2 25 Politechnika Gdańska, Wydział FTiMS, Katedra Fizyki Ciała Stałego Materiały dydaktyczne do użytku wewnętrznego Układy cyfrowe stosowane są do przetwarzania informacji zakodowanej
Układy reprogramowalne i SoC Wprowadzenie
Wprowadzenie Prezentacja jest współfinansowana przez Unię Europejską w ramach Europejskiego Funduszu Społecznego w projekcie pt. Innowacyjna dydaktyka bez ograniczeń - zintegrowany rozwój Politechniki
Układy reprogramowalne i SoC Specjalizowane moduły FPGA
Specjalizowane moduły FPGA Prezentacja jest współfinansowana przez Unię Europejską w ramach Europejskiego Funduszu Społecznego w projekcie pt. Innowacyjna dydaktyka bez ograniczeń - zintegrowany rozwój
Szczegółowy opis przedmiotu zamówienia. Część 1 - Laboratoryjny zestaw prototypowy
Załącznik nr 6 do SIWZ Szczegółowy opis przedmiotu zamówienia Ilość: 3 sztuki (kpl.) CPV 38434000-6 analizatory Część 1 - Laboratoryjny zestaw prototypowy Parametry urządzenia: Zintegrowany oscyloskop:
Rev Źródło:
KAmduino UNO Rev. 20190119182847 Źródło: http://wiki.kamamilabs.com/index.php/kamduino_uno Spis treści Basic features and parameters... 1 Standard equipment... 2 Electrical schematics... 3 AVR ATmega328P
Technika Mikroprocesorowa
Technika Mikroprocesorowa Dariusz Makowski Katedra Mikroelektroniki i Technik Informatycznych tel. 631 2648 dmakow@dmcs.pl http://neo.dmcs.p.lodz.pl/tm 1 System mikroprocesorowy? (1) Magistrala adresowa
Opis przedmiotu zamówienia
Opis przedmiotu zamówienia Stanowiska do badań algorytmów sterowania interfejsów energoelektronicznych zasobników energii bazujących na układach programowalnych FPGA. Stanowiska laboratoryjne mają służyć
MAXimator. Zestaw startowy z układem FPGA z rodziny MAX10 (Altera) Partnerzy technologiczni projektu:
Zestaw startowy z układem FPGA z rodziny MAX10 (Altera) MAXimator Zestaw startowy z nowoczesnym układem FPGA z rodziny Altera MAX10, wyposażony w złącze zgodne z Arduino Uno Rev 3, interfejsy wideo HDMI+CEC+DCC
Projektowanie systemów cyfrowych w językach opisu sprzętu. Studium Zaoczne IV rok kierunek Elektronika. Wykład 1
Projektowanie systemów cyfrowych w językach opisu sprzętu Studium Zaoczne IV rok kierunek Elektronika Wykład 1 Program wykładu 1. Organizacja zajęć wykład, laboratorium, warunki zaliczenia 2. Układy PLD
Programowanie Układów Logicznych kod kursu: ETD6203 W dr inż. Daniel Kopiec. Pamięć w układach programowalnych
Programowanie Układów Logicznych kod kursu: ETD623 Pamięć w układach programowalnych W6 6.4.26 dr inż. Daniel Kopiec Plan wykładu Pamięć w układach programowalnych Zasada działania, podział pamięci Miara
Programowalne scalone układy cyfrowe PLD, CPLD oraz FPGA
Programowalne scalone układy cyfrowe PLD, CPLD oraz FPGA Ogromną rolę w technice cyfrowej spełniają układy programowalne, często określane nazwą programowalnych modułów logicznych lub krótko hasłem FPLD
Technika Cyfrowa 2. Wykład 1: Programowalne układy logiczne
Technika Cyfrowa Wykład : Programowalne układy logiczne dr inż Jarosław Sugier JaroslawSugier@pwrwrocpl II pok C- J Sugier TC - Treść wykładu w tym semestrze: I Programowalne układy logiczne II Architektura
Język opisu sprzętu VHDL
Język opisu sprzętu VHDL dr inż. Adam Klimowicz Seminarium dydaktyczne Katedra Mediów Cyfrowych i Grafiki Komputerowej Informacje ogólne Język opisu sprzętu VHDL Przedmiot obieralny dla studentów studiów
Technika Cyfrowa 2 wykład 1: programowalne struktury logiczne - wprowadzenie
Technika Cyfrowa 2 wykład 1: programowalne struktury logiczne - wprowadzenie Dr inż. Jacek Mazurkiewicz Katedra Informatyki Technicznej e-mail: Jacek.Mazurkiewicz@pwr.edu.pl Sprawy formalne konsultacje,
Wykład 4. Przegląd mikrokontrolerów 16-bit: - PIC24 - dspic - MSP430
Wykład 4 Przegląd mikrokontrolerów 16-bit: - PIC24 - dspic - MSP430 Mikrokontrolery PIC Mikrokontrolery PIC24 Mikrokontrolery PIC24 Rodzina 16-bitowych kontrolerów RISC Podział na dwie podrodziny: PIC24F
Realizacja systemów wbudowanych (embeded systems) w strukturach PSoC (Programmable System on Chip)
Realizacja systemów wbudowanych (embeded systems) w strukturach PSoC (Programmable System on Chip) Embeded systems Architektura układów PSoC (Cypress) Możliwości bloków cyfrowych i analogowych Narzędzia
Systemy wbudowane. Układy programowalne
Systemy wbudowane Układy programowalne Układy ASIC Application Specific Integrated Circuits Podstawowy rozdział cyfrowych układów scalonych: Wielkie standardy: standardowe, uniwersalne elementy o strukturze
Układy reprogramowalne i SoC Implementacja w układach FPGA
Układy reprogramowalne i SoC Implementacja w układach FPGA Prezentacja jest współfinansowana przez Unię Europejską w ramach Europejskiego Funduszu Społecznego w projekcie pt. Innowacyjna dydaktyka bez
Stosowanie tego urządzenia zwiększa możliwości stosowanego sprzętu jak i sofware.
There are no translations available. DEVKIT8500A/D DevKit8500D DM3730 Evaluation Kit DevKit8500A AM3715 Evaluation Kit Jest to kontynuakcja świetnego DevKit8000. Stosowanie tego urządzenia zwiększa możliwości
Inkubator AVR Podstawy obsługi i programowania mikrokontrolerów rodziny. CZĘŚĆ I. Wprowadzenie i hardware Co na temat AVR każdy wiedzieć powinien? Producent: ATMEL (www.atmel.com) Instrukcje wykonywane
Układy FPGA w przykładach, część 2
Układy FPGA w przykładach, część 2 W drugiej części artykułu zajmiemy się omówieniem wyposażenia (po mikrokontrolerowemu : peryferiów) układów FPGA z rodziny Spartan 3, co ułatwi ich wykorzystywanie w
Elementy cyfrowe i układy logiczne
Elementy cyfrowe i układy logiczne Wykład 5 Legenda Procedura projektowania Podział układów VLSI 2 1 Procedura projektowania Specyfikacja Napisz, jeśli jeszcze nie istnieje, specyfikację układu. Opracowanie
Projektowanie układów FPGA. Żródło*6+.
Projektowanie układów FPGA Żródło*6+. Programowalne układy logiczne W elektronice cyfrowej funkcjonują dwa trendy rozwoju: Specjalizowane układy scalone ASIC (ang. Application Specific Integrated Circuits)
Układy programowalne
Układy programowalne SPLD, CPLD, FPGA Podział układów programowalnych Procesory strukturalne Procesor Procesory proceduralne ASIC/ASSP PLD mikroprocesor mikrokontroler SPLD CPLD FPGA PROM, PLE, PLA, PAL,
Wybrane firmowe programowalne cyfrowe układy scalone PLD
Wybrane firmowe programowalne cyfrowe układy scalone PLD Układy Układy Układy Układy firmy Lattice firmy Altera firmy Xilinx innych firm Wykorzystano materiały firm: Altera, Actel, Cypress, Lattice, Xilinx
1. Charakterystyka układu napędowego
1. Charakterystyka układu napędowego PLC DSP IGBT HF...C Współczesny układ napędowy zawiera wiele sprzężeń zwrotnych jest zatem układem regulowanym 1 Prosty UKŁAD NAPĘDOWY informatyka przemysłowa zewn.
Politechnika Warszawska
Politechnika Warszawska Instytut Metrologii i Inżynierii Biomedycznej ul. Św. Andrzeja Boboli 8, 02-525 Warszawa Logiczne Układy Programowalne Wykład II Układy PLD - wprowadzenie dr inż. Jakub Żmigrodzki
MDK-Plus. Licencja Node-Locked 8260 EUR 5740 EUR 3340 EUR gratis 3300 EUR 2300 EUR 1330 EUR 650 EUR 3970 EUR 2760 EUR 1600 EUR
Ceny Pakietów ARM Professional Plus Essential SPANSION TOSHIBA Lite Licencja Node-Locked 8260 EUR 5740 EUR 3340 EUR gratis Licencja Node-Locked 1-roczna 3300 EUR 2300 EUR 1330 EUR 650 EUR Licencja Flex
Liczniki z zastosowaniem
Liczniki z zastosowaniem FPGA i µc Fizyka Medyczna, studia II stopnia, Dozymetria i elektronika w medycynie 1 Zliczanie impulsów Źródło impulsów Kondycjonowanie Licznik Wyświetlacz Układ czasowy 2 Liczniki
Liczniki z zastosowaniem
Liczniki z zastosowaniem FPGA i µc Fizyka Medyczna, studia II stopnia, Dozymetria i elektronika w medycynie 1 Liczniki Rodzaje implementacji: Układy średniej skali integracji MSI Mikrokontroler Układ FPGA
Wybrane zagadnienia projektowania i testowania PLD
Wybrane zagadnienia projektowania i testowania PLD Firmowe systemy projektowe MAX+Plus II (Altera) WebPack (Xilinx) Simili (Sonata EDA) Testowanie funkcjonalne projektu Własność intelektualna (IP) i rdzenie
Elektronika i techniki mikroprocesorowe
Elektronika i techniki mikroprocesorowe Technika cyfrowa ZłoŜone one układy cyfrowe Katedra Energoelektroniki, Napędu Elektrycznego i Robotyki Wydział Elektryczny, ul. Krzywoustego 2 PLAN WYKŁADU idea
Procesory rodziny x86. Dariusz Chaberski
Procesory rodziny x86 Dariusz Chaberski 8086 produkowany od 1978 magistrala adresowa - 20 bitów (1 MB) magistrala danych - 16 bitów wielkość instrukcji - od 1 do 6 bajtów częstotliwośc pracy od 5 MHz (IBM
PROGRAMMABLE DEVICES UKŁADY PROGRAMOWALNE
Paweł Bogumił BRYŁA IV rok Koło Naukowe Techniki Cyfrowej Dr inŝ. Wojciech Mysiński opiekun naukowy PROGRAMMABLE DEVICES UKŁADY PROGRAMOWALNE Keywords: PAL, PLA, PLD, CPLD, FPGA, programmable device, electronic
Komp m u p t u ery w bu b d u o d wane Cezary Ziółkowski
Komputery wbudowane Cezary Ziółkowski Agenda Komputery wbudwane MOXA Platforma RCore oraz oprogramowanie Moxa Device Manager Podsumowanie Komputery wbudowane MOXA Komputery wbudowane MOXA Seria DA-660
Charakterystyka mikrokontrolerów. Przygotowali: Łukasz Glapiński, Mateusz Kocur, Adam Kokot,
Charakterystyka mikrokontrolerów Przygotowali: Łukasz Glapiński, 171021 Mateusz Kocur, 171044 Adam Kokot, 171075 Plan prezentacji Co to jest mikrokontroler? Historia Budowa mikrokontrolera Wykorzystywane
Programowalne Układy Logiczne Konfiguracja/Rekonfiguracja
Programowalne Układy Logiczne Konfiguracja/Rekonfiguracja dr inż. Paweł Russek Program wykładu Metody konfigurowania PLD Zaawansowane metody konfigurowania FPGA Rekonfigurowalne systemy obliczeniowe Pamięć
Rev Źródło:
KAmodNFC Rev. 20190119185550 Źródło: http://wiki.kamamilabs.com/index.php/kamodnfc Spis treści Basic features and parameters... 1 Standard equipment... 2 Electrical schematics... 3 View of PCB... 4 Output
Architektura systemu komputerowego
Zakres przedmiotu 1. Wstęp do systemów mikroprocesorowych. 2. Współpraca procesora z pamięcią. Pamięci półprzewodnikowe. 3. Architektura systemów mikroprocesorowych. 4. Współpraca procesora z urządzeniami
Moduł odtwarzacza plików MP3 audio
Gotronik PPHU Dane aktualne na dzień: 19-01-2017 09:19 Link do produktu: /modul-odtwarzacza-plikow-mp3-audio-p-2905.html Moduł odtwarzacza plików MP3 audio Cena Dostępność Numer katalogowy 35,00 zł Dostępny
WYKŁAD 5. Zestaw DSP60EX. Zestaw DSP60EX
Zestaw DSP60EX Karta DSP60EX współpracuje z sterownikiem DSP60 i stanowi jego rozszerzenie o interfejs we/wy cyfrowy, analogowy oraz użytkownika. Karta z zamontowanym sterownikiem pozwala na wykorzystanie
Ochrona własności intelektualnej projektów w układach FPGA poprzez szyfrowanie danych konfiguracyjnych
Ochrona własności intelektualnej projektów w układach FPGA poprzez szyfrowanie danych konfiguracyjnych (Na przykładzie projektowania układów sterujacych) Grzegorz Łabiak i Marek Węgrzyn Instytut Informatyki
Szkolenia specjalistyczne
Szkolenia specjalistyczne AGENDA Programowanie mikrokontrolerów w języku C na przykładzie STM32F103ZE z rdzeniem Cortex-M3 GRYFTEC Embedded Systems ul. Niedziałkowskiego 24 71-410 Szczecin info@gryftec.com
Wykład 6. Mikrokontrolery z rdzeniem ARM
Wykład 6 Mikrokontrolery z rdzeniem ARM Plan wykładu Cortex-A9 c.d. Mikrokontrolery firmy ST Mikrokontrolery firmy NXP Mikrokontrolery firmy AnalogDevices Mikrokontrolery firmy Freescale Mikrokontrolery
mgr inż. Maciej Rudek opracował: dr inż. Daniel Kopiec
Programowanie Układów Logicznych kod kursu: ETD623 Pamięć w układach programowalnych W6 4.4.28 mgr inż. Maciej Rudek opracował: dr inż. Daniel Kopiec Plan wykładu Powtórka wiadomości Pamięć w układach
Literatura (w zakresie języka j
Literatura (w zakresie języka j VHDL) KsiąŜki: Ashenden P.: Designers Guide to VHDL, MKP, 2002. Ashenden P.: The VHDL Cookbook (internet) Skahill K.: Język VHDL, WNT, Warszawa 2001. Wrona W.: VHDL język
Elektronika cyfrowa i mikroprocesory. Dr inż. Aleksander Cianciara
Elektronika cyfrowa i mikroprocesory Dr inż. Aleksander Cianciara Sprawy organizacyjne Warunki zaliczenia Lista obecności Kolokwium końcowe Ocena końcowa Konsultacje Poniedziałek 6:-7: Kontakt Budynek
System mikroprocesorowy i peryferia. Dariusz Chaberski
System mikroprocesorowy i peryferia Dariusz Chaberski System mikroprocesorowy mikroprocesor pamięć kontroler przerwań układy wejścia wyjścia kontroler DMA 2 Pamięć rodzaje (podział ze względu na sposób
Załącznik nr 1 część IX - sprzęt pomiarowy. Formularz cenowy. Opis przedmiotu zamówienia. Wartość brutto. Wartość netto.
Załącznik nr część IX - sprzęt pomiarowy Lp Specyfikacjia Ilość Proponowany asortyment, opis Opis przedmiotu zamówienia Karta GPIB-USB-HS Product Name GPIB-USB-HS Product Family GPIB Form Factor USB Part
Programowanie Mikrokontrolerów
Programowanie Mikrokontrolerów Wyświetlacz alfanumeryczny oparty na sterowniku Hitachi HD44780. mgr inż. Paweł Poryzała Zakład Elektroniki Medycznej Alfanumeryczny wyświetlacz LCD Wyświetlacz LCD zagadnienia:
Sensory w systemach wbudowanych Dr inż. Cezary Worek
Sensory w systemach wbudowanych Dr inż. Cezary Worek tel. +48 12 617 29 83 e-mail: worek@agh.edu.pl http://www.wsn.agh.edu.pl/ Pawilon C2, pokój 08 (niski parter) Konsultacje środa 10.00-11.00 Informacje
Wykład 2. Przegląd mikrokontrolerów 8-bit: -AVR -PIC
Wykład 2 Przegląd mikrokontrolerów 8-bit: -AVR -PIC Mikrokontrolery AVR Mikrokontrolery AVR ATTiny Główne cechy Procesory RISC mało instrukcji, duża częstotliwość zegara Procesory 8-bitowe o uproszczonej
Lista zadań nr 1. Zagadnienia stosowanie sieci Petriego (ang. Petri net) jako narzędzia do modelowania algorytmów sterowania procesami
Warsztaty Koła Naukowego SMART dr inż. Grzegorz Bazydło G.Bazydlo@iee.uz.zgora.pl, staff.uz.zgora.pl/gbazydlo Lista zadań nr 1 Zagadnienia stosowanie sieci Petriego (ang. Petri net) jako narzędzia do modelowania
Moxa Solution Day 2010. Cezary Ziółkowski 08.06.2010
Moxa Solution Day 2010 Komputery wbudowane Cezary Ziółkowski 08.06.2010 Agenda Komputery wbudwane MOXA Platforma RCore oraz oprogramowanie Moxa Device Manager Podsumowanie Komputery wbudowane MOXA Komputery
ZL11PRG v.2. Uniwersalny programator ISP. Odpowiednik: Byte Blaster II DLC5 Programmer AT89ISP STK-200 Lattice ISP ARM Wiggler
ZL11PRG v.2 Uniwersalny programator ISP Odpowiednik: Byte Blaster II DLC5 Programmer AT89ISP STK-200 Lattice ISP ARM Wiggler Nowoczesna konstrukcja czyni z programatora ZL11PRG v.2 urządzenie niezwykle
Systemy Czasu Rzeczywistego FPGA
01. Systemy Czasu Rzeczywistego FPGA 1 Systemy Czasu Rzeczywistego FPGA laboratorium: 05 autor: mgr inż. Mateusz Baran 01. Systemy Czasu Rzeczywistego FPGA 2 1 Spis treści FPGA... 1 1 Spis treści... 2
Temat: Pamięci. Programowalne struktury logiczne.
Temat: Pamięci. Programowalne struktury logiczne. 1. Pamięci są układami służącymi do przechowywania informacji w postaci ciągu słów bitowych. Wykonuje się jako układy o bardzo dużym stopniu scalenia w
Moduł mikrokontrolera PROTON (v1.1)
Moduł mikrokontrolera OPIS Moduł mikrokontrolera PROTON (Rys. 1) przeznaczony jest do stosowania w prototypowych systemach uruchomieniowych. Podstawowym elementem modułu jest układ scalony mikrokontrolera
Systemy wbudowane. Poziomy abstrakcji projektowania systemów HW/SW. Wykład 9: SystemC modelowanie na różnych poziomach abstrakcji
Systemy wbudowane Wykład 9: SystemC modelowanie na różnych poziomach abstrakcji Poziomy abstrakcji projektowania systemów HW/SW 12/17/2011 S.Deniziak:Systemy wbudowane 2 1 Model czasu 12/17/2011 S.Deniziak:Systemy
Współczesne techniki informacyjne
Współczesne techniki informacyjne są multimedialne, można oczekiwać, że po cywilizacji pisma (i druku) nastąpi etap cywilizacji obrazowej czyli coraz większa jest potrzeba gromadzenia i przysyłania wielkiej
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 10 (3h) Implementacja interfejsu SPI w strukturze programowalnej Instrukcja pomocnicza do laboratorium z przedmiotu
e Newsletter CoM s & EMS
e Newsletter CoM s & EMS Firma Ka-Ro electronics, położona w sercu Europy, w Niemieckim Akwizgranie, specjalizuje się w projektowaniu i produkcji elektroniki i jest pionierem produkcji miniaturowych komputerów
ZL6PLD zestaw uruchomieniowy dla układów FPGA z rodziny Spartan 3 firmy Xilinx
ZL6PLD Zestaw uruchomieniowy dla układów FPGA z rodziny Spartan 3 firmy Xilinx 1 ZL6PLD jest zestawem uruchomieniowym dla układów FPGA z rodziny Spartan 3 firmy Xilinx. Oprócz układu PLD o dużych zasobach
5. PROGRAMOWALNE UKŁADY LOGICZNE
5. PROGRAMOWALNE UKŁADY LOGICZNE 5.1. Wstęp: Cyfrowe układy scalone Dwa podstawowe kryteria klasyfikacji ilość bramek w układzie (złożoność układu, tzw. stopień integracji), technologia wykonania. 5.1.1.
Integracja istniejącej infrastruktury do nowego systemu konwersja protokołów
MOXA SOLUTION DAY 2016 Integracja istniejącej infrastruktury do nowego systemu konwersja protokołów Michał Łęcki 17/05/2016 Rozwiązania Przemysłowe Core Industrial Core Switch 10G Industrial Network Management
Systemy Czasu Rzeczywistego FPGA
01. Systemy Czasu Rzeczywistego FPGA 1 Systemy Czasu Rzeczywistego FPGA laboratorium: 03 autor: mgr inż. Mateusz Baran 01. Systemy Czasu Rzeczywistego FPGA 2 1 Spis treści FPGA... 1 1 Spis treści... 2
Bezpieczeństwo informacji oparte o kryptografię kwantową
WYŻSZA SZKOŁA BIZNESU W DĄBROWIE GÓRNICZEJ WYDZIAŁ ZARZĄDZANIA INFORMATYKI I NAUK SPOŁECZNYCH Instrukcja do laboratorium z przedmiotu: Bezpieczeństwo informacji oparte o kryptografię kwantową Instrukcja
mgr inż. Adam Korzeniewski p Katedra Systemów Multimedialnych
mgr inż. Adam Korzeniewski adamkorz@sound.eti.pg.gda.pl p. 732 - Katedra Systemów Multimedialnych Rynek procesorów sygnałowych Zestawy ewaluacyjne Miary wydajności DSP Współczesne rozwiązania Próbkowanie
ZL10PLD. Moduł dippld z układem XC3S200
ZL10PLD Moduł dippld z układem XC3S200 Moduły dippld opracowano z myślą o ułatwieniu powszechnego stosowania układów FPGA z rodziny Spartan 3 przez konstruktorów, którzy nie mogą lub nie chcą inwestować
napięcie-częstotliwość
Przetwornik napięcie-częstotliwość Czytnik TLD Fizyka Medyczna, studia II stopnia, Dozymetria i elektronika w medycynie 1 Czytnik TLD RA 94 2 Czytnik TLD RA 94 FOT PIF ZWN PLT PTW Fotopowielacz Przetwornik
POLITECHNIKA WARSZAWSKA Wydział Elektroniki i Technik Informacyjnych Instytut Telekomunikacji Zakład Podstaw Telekomunikacji.
POLITECHNIKA WARSZAWSKA Wydział Elektroniki i Technik Informacyjnych Instytut Telekomunikacji Zakład Podstaw Telekomunikacji Kamil Krawczyk Koło Naukowe Układów Cyfrowych Układy cyfrowe (dlaczego?) Idea
Przetworniki. Przetworniki / Transducers. Transducers. Przetworniki z serii PNT KON PNT CON Series Transducers
Przetworniki Transducers Przetworniki z serii PNT KON PNT CON Series Transducers Właściwości techniczne / Features Przetworniki napięcia, prądu, częstotliwości, mocy z serii PNT KON PNT CON Series transducer
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki. ĆWICZENIE Nr 8 (3h) Implementacja pamięci RAM w FPGA.
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 8 (3h) Implementacja pamięci RAM w FPGA. Instrukcja pomocnicza do laboratorium z przedmiotu Synteza układów cyfrowych
Debugger/programator z interfejsem JTAG oraz SWD dla mikrokontrolerów ARM zgodny z KEIL ULINK 2. Gotronik
Informacje o produkcie Utworzono 28-06-2016 Debugger/programator z interfejsem JTAG oraz SWD dla mikrokontrolerów ARM zgodny z KEIL ULINK 2 Cena : 99,00 zł Nr katalogowy : LCT-131 Dostępność : Dostępny
XC4000: LUT jako ROM Układy Cyfrowe i Systemy Wbudowane 2 Układy FPGA cz. 2 ROM32X1 VHDL inference example ROM 16x2b type
Układy Cyfrowe i Systemy Wbudowane 2 XC4000: LUT jako ROM Układy FPGA cz. 2 dr inż. Jarosław Sugier Jaroslaw.Sugier@pwr.edu.pl W-4/K-9, pok. 227 C-3 FPGA(2) - 1 FPGA(2) - 2 ROM32X1 VHDL inference example
Projektowanie z użyciem bloków funkcjonalnych w układach programowalnych firmy Xilinx
Projektowanie z użyciem bloków funkcjonalnych w układach programowalnych firmy Xilinx CEL ĆWICZENIA Celem ćwiczenia jest utrwalenie wiedzy dotyczącej budowy, działania i własności programowalnych układów
Rev Źródło:
KamPROG for AVR Rev. 20190119192125 Źródło: http://wiki.kamamilabs.com/index.php/kamprog_for_avr Spis treści Introdcution... 1 Features... 2 Standard equipment... 4 Installation... 5 Software... 6 AVR
Systemy operacyjne i sieci komputerowe Szymon Wilk Superkomputery 1
i sieci komputerowe Szymon Wilk Superkomputery 1 1. Superkomputery to komputery o bardzo dużej mocy obliczeniowej. Przeznaczone są do symulacji zjawisk fizycznych prowadzonych głównie w instytucjach badawczych:
STM32Butterfly2. Zestaw uruchomieniowy dla mikrokontrolerów STM32F107
Zestaw uruchomieniowy dla mikrokontrolerów STM32F107 STM32Butterfly2 Zestaw STM32Butterfly2 jest platformą sprzętową pozwalającą poznać i przetestować możliwości mikrokontrolerów z rodziny STM32 Connectivity
Mikroprocesory i Mikrosterowniki
Mikroprocesory i Mikrosterowniki Wykład 1 Wydział Elektroniki Mikrosystemów i Fotoniki dr inż. Piotr Markowski Na prawach rękopisu. Na podstawie dokumentacji ATmega8535, www.atmel.com. Konsultacje Pn,
Współpraca procesora ColdFire z urządzeniami peryferyjnymi
Współpraca procesora ColdFire z urządzeniami peryferyjnymi 1 Współpraca procesora z urządzeniami peryferyjnymi Interfejsy dostępne w procesorach rodziny ColdFire: Interfejs równoległy, Interfejsy szeregowe: