Projektowanie z użyciem bloków funkcjonalnych w układach programowalnych firmy Xilinx

Wielkość: px
Rozpocząć pokaz od strony:

Download "Projektowanie z użyciem bloków funkcjonalnych w układach programowalnych firmy Xilinx"

Transkrypt

1 Projektowanie z użyciem bloków funkcjonalnych w układach programowalnych firmy Xilinx CEL ĆWICZENIA Celem ćwiczenia jest utrwalenie wiedzy dotyczącej budowy, działania i własności programowalnych układów FPGA firmy Xilinx, a w szczególności nauczenie projektowania układów cyfrowych z użyciem wbudowanych bloków funkcjonalnych DCM (Digital Clock Manager) [p1, p5, u2] do przetwarzania sygnałów zegarowych. W realizowanych zadaniach projektowych stosowane będą trzy zasadnicze funkcje bloków DCM, tj. funkcje syntezera częstotliwości, cyfrowego przesuwnika fazy i układu DLL. Dodatkowym celem ćwiczenia jest nabycie umiejętności stosowania programowanych dzielników częstotliwości. Ponadto ćwiczenie daje możliwość doskonalenia umiejętności obsługi systemu projektowego ISE WebPack firmy Xilinx, a w szczególności stosowania programu IP (Core Generator & Architecture Wizard) do konfigurowania modułów IP. PROGRAM ĆWICZENIA ZADANIE WSTĘPNE Zadanie realizowane jako wstępne w tym ćwiczeniu polega przede wszystkim na zaprojektowaniu układu załączającego diodę LED z wybraną przez użytkownika częstotliwością. W założeniu dostępne są trzy częstotliwości tj. 0.5 Hz, 1 Hz i 2 Hz. Projekt będzie praktycznie zrealizowany z użyciem płytki testowej Spartan-3 Starter Bard (Digilent) *, wyposażonej w układ programowalny Spartan-3 (XC3S200FT256) i generator kwarcowy o częstotliwości 50 MHz. Do przygotowania projektu zastosowany będzie system projektowy ISE WebPack v.10.1 (Xilinx). Niezbędne do realizacja zadania obniżenie częstotliwości sygnału zegarowego zrealizowane zostanie z użyciem wbudowanego bloku funkcjonalnego DCM oraz dodatkowego dzielnika częstotliwości opisanego w języku VHDL. REALIZACJA ZADANIA 1. Utworzenie projektu w systemie ISE Utworzyć indywidualny podkatalog w katalogu C:\Labuprog (lub wskazanym przez prowadzącego ćwiczenie) Uruchomić system ISE: w tym celu użyć ikony ISE na pulpicie systemu Windows lub wybrać Start Programy Xilinx ISE Design Suite 10.1 ISE Project Nawigator * Szczegółowy opis płytki testowej znajduje się w instrukcji: Instrukcja obsługi systemu WebPack oraz zestawu z układem XC3S200

2 W Project Navigator wybrać kolejno: File New Project, co spowoduje otwarcie okna New Project Wizard W polu Project location wybrać katalog C:\Labuprog\podkatalog_indywidualny (z użyciem przycisku ) W polu Project name wpisać dzielnik W polu Top-level source type wybrać Schematic i kliknąć Next Wybrać wymienione poniżej parametry układu programowalnego oraz projektu (rys. poniżej) i kliknąć Next Family: Spartan3 Device: XC3S200 Package: FT256 Speed Grade: 5 Synthesis Tool: XST (VHDL/Verilog) Simulator: ISE Simulator (VHDL/Verilog) Preferred Language: VHDL W automatycznie otwartym oknie dialogowym New Project Wizard - Create New Source kliknąć New Source W kolejnym oknie (New Source Wizard - Select Source Type) wybrać Schematic, jako typ pliku źródłowego i wpisać dzielnik_top, jako nazwę tego pliku. Następnie kliknąć Next i zaakceptować komunikaty w dwóch kolejnych oknach wirtualnymi przyciskami Finish i Yes. 2

3 Nazwa utworzonego pliku źródłowego (dzielnik_top (dzielnik_top.sch)) pojawi się w oknie hierarchii plików (Sources for:) (rys. poniżej) 2. Konfigurowanie bloku DCM W celu skonfigurowania i umieszczenia na schemacie symbolu bloku DCM należy wpierw kliknąć nazwę pliku (dzielnik_top) w oknie hierarchii plików (Sources for:) i wybrać z menu opadającego Project New Source W lewej części okna New Source Wizard wybrać opcję IP (Core Generator & Architecture Wizard) a w polu File name wpisać nazwę bloku dcm1 i kliknąć Next Rozwinąć kolejno FPGA Feature and Design Clocking Virtex-II Pro, Virtex-II, Spartan-3 i wybrać Single DCM v9.1i 3

4 Kliknąć Next i Finish W automatycznie otwartym oknie Xilinx Clocking Wizard zaznaczyć na symbolu bloku DCM pole wyboru CLKDV. W polu Input Clock Frequency wpisać 50 MHz (wartość częstotliwości zegara wejściowego) i wybrać 10 w menu opadającym Divide By Value Kliknąć kolejno Next, Next i Finish 4

5 W celu utworzenia symbolu bloku dcm1 w oknie hierarchii plików (Sources for:) zaznaczyć plik dcm1(dcm1.xaw) a w oknie Processes for: dwukrotnie kliknąć Create Schematic Symbol 3. Utworzenie dzielnika częstotliwości Dzielnik częstotliwości zostanie zaprojektowany z użyciem języka VHDL. W tym celu należy wybrać kolejno: Project New Source W lewej części okna New Source Wizard wybrać opcję VHDL Module a w polu File name wpisać nazwę bloku dzielnika div2_5m (podział przez 2.5 miliona) i kliknąć Next W oknie New Source Wizard Define Module zadeklarować porty wejściowy CLK5MHZ_IN i wyjściowy CLK2HZ_OUT i wybrać kolejno Next i Finish. Następnie uzupełnić ciało architektury następującym opisem w języku VHDL: architecture Behavioral of div2_5m is signal CONTENT: std_logic_vector(21 downto 0):= " "; begin process (CLK5MHZ_IN) begin if rising_edge(clk5mhz_in) then if CONTENT(20 downto 0) = " " then CONTENT <= not CONTENT(21) & " "; else CONTENT <= CONTENT + 1; end if; end if; end process; CLK2HZ_OUT <= CONTENT(21); end Behavioral; W celu sprawdzenia poprawności opisu dzielnika w oknie hierarchii plików (Sources for:) zaznaczyć plik div2_5m Behavioral (div2_5m.vhd) a w oknie Processes for: dwukrotnie kliknąć Check Syntax Następnie należy utworzyć symbol dzielnika w sposób podobny do opisanego dla bloku DCM 4. Utworzenie schematu układu sterującego diodą LED W oknie hierarchii plików (Sources for:) dwukrotnie kliknąć dzielnik_top (dzielnik_top.sch), co spowoduje otwarcie okna edytora schematów. Korzystając z przygotowanych wcześniej symboli bloków DCM i dzielnika utworzyć schemat pokazany poniżej. 5

6 5. Przypisanie numerów wyprowadzeń W celu uruchomienia edytora PACE (Pinout and Area Constraints Editor), umożliwiającego przypisanie numerów wyprowadzeń układu FPGA do sygnałów projektowanego dzielnika należy w oknie hierarchii plików (Sources for:) zaznaczyć projekt dzielnik_top (dzielnik_top.sch), w oknie Processes for: wybrać User Constrains i dwukrotnie kliknąć Floorplan IO Pre-Synthesis (Assign Package Pins w ISE v. 9.2) Przyporządkowanie numerów wyprowadzeń układu FPGA do sygnałów projektu w edytorze PACE może być wykonane dwojako. W oknie Design Object List IO Pins, w kolumnie Loc należy wpisać oznaczenia wyprowadzeń jak na rysunku poniżej (1) albo nazwy sygnałów z okna Design Browser IO Pins przeciągnąć do odpowiednich wyprowadzeń na diagramie w oknie Device Architecture for... (2). Następnie zapisać przyporządkowanie wyprowadzeń: File Save i wybrać OK w automatycznie otwartym oknie Bus Delimiter. Zamknąć edytor PACE. Do projektu dodany został plik UCF (User Constraints File) z informacją o przyporządkowanych wyprowadzeniach. 6

7 6. Implementacja projektu W celu skompilowania projektu zgodnie z określonymi wcześniej wymaganiami należy w oknie hierarchii plików (Sources for:) zaznaczyć projekt dzielnik_top (dzielnik_top.sch) a w oknie Processes for: dwukrotnie kliknąć Implement Design Po zakończeniu procesu implementacji rozwinąć kolejno podmenu Implement Design Place & Route i otworzyć Place & Route Report Otwarty raport zawiera m.in. informację o zajętość zasobów logicznych układu FPGA (rysunek poniżej). Te i inne informacje dostępne są również w zakładce Design Summary okna edycyjnego. 7. Programowanie układu FPGA W celu przygotowania pliku do programowania układu FPGA należy w oknie hierarchii plików (Sources for:) zaznaczyć projekt dzielnik_top (dzielnik_top.sch) a w oknie Processes for: dwukrotnie kliknąć Generate Programming File Włączyć zasilanie płytki z układem FPGA. W oknie Processes for: rozwinąć podmenu Configure Target Device i dwukrotnie kliknąć Manage Configuration Project (impact) (lub Generate Programming File Configure Device (impact) w ISE v. 9.2) W automatycznie otwartym oknie programu impact kliknąć Finish Wybrać plik dzielnik_top.bit i kliknąć Open Kliknąć kolejno Bypass i OK dla pamięci xcf02s Kliknąć prawym klawiszem myszki na symbolu układu FPGA i wybrać opcję Program i układ FPGA zostanie zaprogramowany (proces programowania jest sygnalizowany jednoczesnym załączeniem diod LD0-LD7) 7

8 Poprawność przygotowanego projektu i prawidłowe zaprogramowanie układu FPGA jest sygnalizowane przez ciągłe świecenie diody LD7 (synchronizacja DCM) i mruganie diody LD6 z częstotliwością 2 Hz. W celu wyzerowania układu DCM należy użyć przycisku BTN3 na płytce testowej. Po przyciśnięciu tego przycisku dioda LD7 zostaje wygaszona i załącza się po ponownej synchronizacji układu DCM. 8. Modyfikacja projektu Projekt należy zmodyfikować w taki sposób, aby dostępne były trzy częstotliwości załączania diody LD6, tj. oprócz już otrzymanych 2 Hz także 1 Hz i 0.5 Hz. Zmiana częstotliwości powinna odbywać się z użyciem przełączników BTN0 i BTN1, dołączonych do wyprowadzeń odpowiednio M13 i M14 układu FPGA. ZADANIA ZASADNICZE Przystąpienie do realizacji indywidualnych zadań projektowych następuje po uzyskaniu poprawnych wyników testów układu realizującego zadanie wstępne. Zasadnicze zadania projektowe obejmują użycie bloków funkcjonalnych DCM w różnego rodzaju układach cyfrowych, w których istotna jest zmiana częstotliwości i/lub współczynnika wypełnienia sygnału zegarowego albo jego relacji czasowych względem innego sygnału zegarowego. Do każdego zadania projektowego studenci przygotowują rozwiązania w postaci schematu ideowego układu lub pliku źródłowego w języku VHDL. Rozwiązania powinny być umieszczone w protokole, który jest podstawą do wykonania sprawozdania. OPRACOWANIE WYNIKÓW 1. Sprawozdanie z ćwiczenia laboratoryjnego powinno zawierać zwięzłe opisy postawionych zadań projektowych wraz z rozwiązaniami, a w szczególności z opisem w języku VHDL i schematami zaprojektowanych układów. 2. Do sprawozdania należy dołączyć wydruki z wynikami przeprowadzonych symulacji (ew. wybranych fragmentów wyników symulacji, o ile kompletna symulacja nie jest możliwa na przykład ze względu na zbyt długi czas trwania). 3. Ponadto w sprawozdaniu należy zawrzeć rozwiązania dodatkowych problemów projektowych postawionych przez prowadzącego. ZALICZENIE ĆWICZENIA 1. Zaliczenie kolokwium wstępnego oraz poprawne wykonanie zadań laboratoryjnych postawionych przez osobę prowadzącą ćwiczenie. 2. Złożenie sprawozdania, zawierającego zwięzły opis wykonanych zadań, wnioski i poprawne odpowiedzi na postawione pytania. Wzór sprawozdania jest dostępny na stronie internetowej Zakładu Techniki Cyfrowej 8

9 PRZYKŁADOWE ZADANIA PROJEKTOWE We wszystkich zadaniach do realizacji projektowanych układów należy zastosować blok(i) funkcjonalny(e) DCM. 1. Zaprojektować generator przebiegu prostokątnego o programowanej częstotliwości i współczynniku wypełnienia. 2. Zaprojektować generator sygnału czterofazowego z możliwością regulacji opóźnień międzyfazowych. 3. inne zadania ZAGADNIENIA DO OPRACOWANIA PRZED PRZYSTĄPIENIEM DO ĆWICZENIA 1. Proces projektowania układów cyfrowych z użyciem programowalnych matryc bramkowych FPGA [p1, u1]. 2. Architektura, zasoby logiczne i parametry układów serii Spartan (Xilinx) [p4]. 3. Budowa i parametry bloków funkcjonalnych DCM [p5]. 4. Zapoznanie się z opisem płytki testowej - Instrukcja obsługi systemu WebPack oraz zestawu z układem XC3S200. LITERATURA podstawowa: 1. J. Kalisz, Podstawy elektroniki cyfrowej, 5 wydanie, WKŁ, J. Kalisz, Język VHDL w praktyce, WKŁ, K. Skahill, Język VHDL. Projektowanie programowalnych układów logicznych, WNT, Spartan-3 FPGA Family (http://www.xilinx.com/support/documentation/data_sheets/ds099.pdf) 5. Using Digital Clock Managers (DCMs) in Spartan-3 FPGAs (http://www.xilinx.com/support/documentation/application_notes/xapp462.pdf) uzupełniająca: 1. J. Pasierbiński, P. Zbysiński, Układy programowalne w praktyce, WKŁ, J. Pasierbiński, P. Zbysiński, Układy programowalne: pierwsze kroki, BTC, ISE In-Depth, Tutorial (http://download.xilinx.com/direct/ise9_tutorials/ise9tut.pdf) 9

Projektowanie z użyciem softprocesora picoblaze w układach programowalnych firmy Xilinx

Projektowanie z użyciem softprocesora picoblaze w układach programowalnych firmy Xilinx Projektowanie z użyciem softprocesora picoblaze w układach programowalnych firmy Xilinx CEL ĆWICZENIA Celem ćwiczenia jest utrwalenie wiedzy dotyczącej budowy, działania i własności programowalnych układów

Bardziej szczegółowo

Wygląd okna aplikacji Project Navigator.

Wygląd okna aplikacji Project Navigator. Laboratorium przedmiotu Podstawy Techniki Cyfrowej ćw.1: Układy kombinacyjne Wprowadzenie: Wszelkie realizacje układowe projektów w ramach laboratorium z przedmiotu Podstawy Techniki Cyfrowej będą tworzone

Bardziej szczegółowo

Bezpieczeństwo informacji oparte o kryptografię kwantową

Bezpieczeństwo informacji oparte o kryptografię kwantową WYŻSZA SZKOŁA BIZNESU W DĄBROWIE GÓRNICZEJ WYDZIAŁ ZARZĄDZANIA INFORMATYKI I NAUK SPOŁECZNYCH Instrukcja do laboratorium z przedmiotu: Bezpieczeństwo informacji oparte o kryptografię kwantową Instrukcja

Bardziej szczegółowo

Układy reprogramowalne i SoC Implementacja w układach FPGA

Układy reprogramowalne i SoC Implementacja w układach FPGA Układy reprogramowalne i SoC Implementacja w układach FPGA Prezentacja jest współfinansowana przez Unię Europejską w ramach Europejskiego Funduszu Społecznego w projekcie pt. Innowacyjna dydaktyka bez

Bardziej szczegółowo

Laboratorium Układów Programowalnych System projektowy WebPack ISE 8.2i

Laboratorium Układów Programowalnych System projektowy WebPack ISE 8.2i PŁYTKA TESTOWA Do praktycznego testowania realizowanych projektów laboratoryjnych przeznaczona jest płytka testowa. Na płytce znajdują się dwa układy programowalne CPLD: UC1 XC9536 PC44, UC2 XC95108 PC84.

Bardziej szczegółowo

PROTOTYPOWANIE UKŁADÓW ELEKTRONICZNYCH Programowalne układy logiczne FPGA Maciej Rosół, Katedra Automatyki AGH, e-mail: mr@ia.agh.edu.

PROTOTYPOWANIE UKŁADÓW ELEKTRONICZNYCH Programowalne układy logiczne FPGA Maciej Rosół, Katedra Automatyki AGH, e-mail: mr@ia.agh.edu. DATA: Ćwiczenie nr 4 PROTOTYPOWANIE UKŁADÓW ELEKTRONICZNYCH Programowalne układy logiczne FPGA Maciej Rosół, Katedra Automatyki AGH, e-mail: mr@ia.agh.edu.pl 1. Cel ćwiczenia Celem ćwiczenia jest zapoznanie

Bardziej szczegółowo

Ukªady Kombinacyjne - cz ± I

Ukªady Kombinacyjne - cz ± I Ukªady Kombinacyjne - cz ± I Sebastian Kurczyk sebastian.kurczyk@polsl.pl Piotr Krauze piotr.krauze@polsl.pl 13 kwietnia 2013 Streszczenie Celem niniejszego laboratorium jest zapoznanie studentów z metodami

Bardziej szczegółowo

Ćwiczenie 1 VHDL - Licznik 4-bitowy.

Ćwiczenie 1 VHDL - Licznik 4-bitowy. Ćwiczenie 1 VHDL - Licznik 4-bitowy. Zadaniem studenta jest zaprojektowanie w układzie CoolRunner2 układu, który dzieli częstotliwość zegara wejściowego generując sygnał taktowania licznika 4-bitowego,

Bardziej szczegółowo

Projektowanie z użyciem procesora programowego Nios II

Projektowanie z użyciem procesora programowego Nios II Projektowanie z użyciem procesora programowego Nios II WSTĘP Celem ćwiczenia jest nauczenie projektowania układów cyfrowych z użyciem wbudowanych procesorów programowych typu Nios II dla układów FPGA firmy

Bardziej szczegółowo

LABORATORIUM ELEKTRONIKA Projektowanie koderów, transkoderów i dekoderów w języku VHDL

LABORATORIUM ELEKTRONIKA Projektowanie koderów, transkoderów i dekoderów w języku VHDL LABORATORIUM ELEKTRONIKA Projektowanie koderów, transkoderów i dekoderów w języku VHDL 1. Cel ćwiczenia W ćwiczeniu student projektuje i implementuje w strukturze układu FPGA (Field Programmable Gate Array)

Bardziej szczegółowo

Wydział Elektryczny. Katedra Automatyki i Elektroniki. Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: PROGRAMOWALNE STRUKTURY LOGICZNE

Wydział Elektryczny. Katedra Automatyki i Elektroniki. Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: PROGRAMOWALNE STRUKTURY LOGICZNE Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: PROGRAMOWALNE STRUKTURY LOGICZNE ES1C420 300 Ćwiczenie Nr 2 KOMPILACJA

Bardziej szczegółowo

Programowalne Układy Cyfrowe Laboratorium

Programowalne Układy Cyfrowe Laboratorium Zdjęcie opracowanej na potrzeby prowadzenia laboratorium płytki przedstawiono na Rys.1. i oznaczono na nim najważniejsze elementy: 1) Zasilacz i programator. 2) Układ logiki programowalnej firmy XILINX

Bardziej szczegółowo

Wydział Elektryczny. Katedra Automatyki i Elektroniki. Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: PROGRAMOWALNE STRUKTURY LOGICZNE

Wydział Elektryczny. Katedra Automatyki i Elektroniki. Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: PROGRAMOWALNE STRUKTURY LOGICZNE Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: PROGRAMOWALNE STRUKTURY LOGICZNE ES1C420 300 Ćwiczenie Nr 1 SYSTEM CAD

Bardziej szczegółowo

LABORATORIUM OPTOELEKTRONIKA I SENSORYKA Oprogramowanie bariery podczerwieni w układzie CPLD

LABORATORIUM OPTOELEKTRONIKA I SENSORYKA Oprogramowanie bariery podczerwieni w układzie CPLD LABORATORIUM OPTOELEKTRONIKA I SENSORYKA Oprogramowanie bariery podczerwieni w układzie CPLD 1. Wstęp i cel ćwiczenia W ćwiczeniu student tworzy barierę podczerwieni złożoną z diody nadawczej IR (Infra

Bardziej szczegółowo

Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki. ĆWICZENIE Nr 4 (3h) Przerzutniki, zatrzaski i rejestry w VHDL

Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki. ĆWICZENIE Nr 4 (3h) Przerzutniki, zatrzaski i rejestry w VHDL Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 4 (3h) Przerzutniki, zatrzaski i rejestry w VHDL Instrukcja pomocnicza do laboratorium z przedmiotu Synteza układów

Bardziej szczegółowo

Technika cyfrowa. Laboratorium nr 7. Liczniki synchroniczne. Mirosław Łazoryszczak. Temat:

Technika cyfrowa. Laboratorium nr 7. Liczniki synchroniczne. Mirosław Łazoryszczak. Temat: Mirosław Łazoryszczak Technika cyfrowa Laboratorium nr 7 Temat: Liczniki synchroniczne Katedra Architektury Komputerów i Telekomunikacji Zakład Systemów i Sieci Komputerowych SPIS TREŚCI 1. Wymagania...3

Bardziej szczegółowo

PROGRAMOWALNE STEROWNIKI LOGICZNE

PROGRAMOWALNE STEROWNIKI LOGICZNE PROGRAMOWALNE STEROWNIKI LOGICZNE I. Wprowadzenie Klasyczna synteza kombinacyjnych i sekwencyjnych układów sterowania stosowana do automatyzacji dyskretnych procesów produkcyjnych polega na zaprojektowaniu

Bardziej szczegółowo

Laboratorium Projektowania Systemów VLSI-ASIC Katedra Elektroniki Akademia Górniczo-Hutnicza

Laboratorium Projektowania Systemów VLSI-ASIC Katedra Elektroniki Akademia Górniczo-Hutnicza Laboratorium Projektowania Systemów VLSI-ASIC Katedra Elektroniki Akademia Górniczo-Hutnicza Projektowanie układów VLSI-ASIC za pomocą techniki komórek standardowych przy użyciu pakietu Cadence Programowanie,

Bardziej szczegółowo

Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki

Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 7 (2h) Obsługa urządzenia peryferyjnego z użyciem pamięci w VHDL. Instrukcja do zajęć laboratoryjnych z przedmiotu

Bardziej szczegółowo

SYSTEMY DEDYKOWANE W UKŁADACH PROGRAMOWALNYCH

SYSTEMY DEDYKOWANE W UKŁADACH PROGRAMOWALNYCH Akademia Górniczo Hutnicza im. Stanisława Staszica w Krakowie Wydział IEiT Katedra Elektroniki SYSTEMY DEDYKOWANE W UKŁADACH PROGRAMOWALNYCH Ćwiczenie 2 Współpraca Zynq Processing System z peryferiami

Bardziej szczegółowo

Wydział Elektryczny. Katedra Automatyki i Elektroniki. Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: TECHNIKA CYFROWA 2 TS1C300 020

Wydział Elektryczny. Katedra Automatyki i Elektroniki. Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: TECHNIKA CYFROWA 2 TS1C300 020 Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: TEHNIKA YFOWA 2 T1300 020 Ćwiczenie Nr 6 EALIZAJA FUNKJI EJETOWYH W TUKTUAH

Bardziej szczegółowo

Electronic Infosystems

Electronic Infosystems Department of Optoelectronics and Electronic Systems Faculty of Electronics, Telecommunications and Informatics Gdansk University of Technology Electronic Infosystems Microserver TCP/IP with CS8900A Ethernet

Bardziej szczegółowo

WOJSKOWA AKADEMIA TECHNICZNA im. Jarosława Dąbrowskiego LABORATORIUM UKŁADÓW PROGRAMOWALNYCH I SPECJALIZOWANYCH

WOJSKOWA AKADEMIA TECHNICZNA im. Jarosława Dąbrowskiego LABORATORIUM UKŁADÓW PROGRAMOWALNYCH I SPECJALIZOWANYCH WOJSKOWA AKADEMIA TECHNICZNA im. Jarosława Dąbrowskiego LABORATORIUM UKŁADÓW PROGRAMOWALNYCH I SPECJALIZOWANYCH SPRAWOZDANIE Temat: Projekt notesu elektronicznego w języku VHDL przy użyciu układów firmy

Bardziej szczegółowo

Środowisko Xilinx ISE i ModelSim XE Instrukcja laboratoryjna

Środowisko Xilinx ISE i ModelSim XE Instrukcja laboratoryjna Środowisko Xilinx ISE i ModelSim XE Instrukcja laboratoryjna dr inż. Jarosław Sugier Ver. 11 1 Wiadomości ogólne Zintegrowane środowisko Xilinx ISE służy do wykonania wszystkich operacji związanych z przygotowaniem

Bardziej szczegółowo

Laboratorium. Szyfrowanie algorytmami Vernam a oraz Vigenere a z wykorzystaniem systemu zaimplementowanego w układzie

Laboratorium. Szyfrowanie algorytmami Vernam a oraz Vigenere a z wykorzystaniem systemu zaimplementowanego w układzie Laboratorium Szyfrowanie algorytmami Vernam a oraz Vigenere a z wykorzystaniem systemu zaimplementowanego w układzie programowalnym FPGA. 1. Zasada działania algorytmów Algorytm Vernam a wykorzystuje funkcję

Bardziej szczegółowo

Konfigurowanie sterownika CX1000 firmy Beckhoff wprowadzenie. 1. Konfiguracja pakietu TwinCAT do współpracy z sterownikiem CX1000

Konfigurowanie sterownika CX1000 firmy Beckhoff wprowadzenie. 1. Konfiguracja pakietu TwinCAT do współpracy z sterownikiem CX1000 Konfigurowanie sterownika CX1000 firmy Beckhoff wprowadzenie Stanowisko laboratoryjne ze sterownikiem CX1000 Sterownik CX1000 należy do grupy urządzeń określanych jako komputery wbudowane (Embedded-PC).

Bardziej szczegółowo

Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki. ĆWICZENIE Nr 8 (3h) Implementacja pamięci ROM w FPGA

Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki. ĆWICZENIE Nr 8 (3h) Implementacja pamięci ROM w FPGA Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 8 (3h) Implementacja pamięci ROM w FPGA Instrukcja pomocnicza do laboratorium z przedmiotu Programowalne Struktury

Bardziej szczegółowo

Konfigurowanie sterownika CX9000 firmy Beckhoff wprowadzenie

Konfigurowanie sterownika CX9000 firmy Beckhoff wprowadzenie Konfigurowanie sterownika CX9000 firmy Beckhoff wprowadzenie Stanowisko laboratoryjne ze sterownikiem CX9000 Sterownik CX9000 należy do grupy urządzeń określanych jako komputery wbudowane (Embedded-PC).

Bardziej szczegółowo

Symulacje inwertera CMOS

Symulacje inwertera CMOS Rozdział: Przygotowanie środowiska Symulacje inwertera CMOS * punktu opcjonalne 1 Przygotowanie środowiska 1. Uruchom komputer w systemie Linux (opensuse)*. 2. Otwórz konsole wykonując następujące kroki*

Bardziej szczegółowo

Ćwiczenia z S7-1200. S7-1200 jako Profinet-IO Controller. FAQ Marzec 2012

Ćwiczenia z S7-1200. S7-1200 jako Profinet-IO Controller. FAQ Marzec 2012 Ćwiczenia z S7-1200 S7-1200 jako Profinet-IO Controller FAQ Marzec 2012 Spis treści 1 Opis zagadnienie poruszanego w ćwiczeniu. 3 1.1 Wykaz urządzeń..... 3 2 KONFIGURACJA S7-1200 PLC.. 4 2.1 Nowy projekt.

Bardziej szczegółowo

1.Wstęp. 2.Generowanie systemu w EDK

1.Wstęp. 2.Generowanie systemu w EDK 1.Wstęp Celem niniejszego ćwiczenia jest zapoznanie z możliwościami debuggowania kodu na platformie MicroBlaze oraz zapoznanie ze środowiskiem wspomagającym prace programisty Xilinx Platform SDK (Eclipse).

Bardziej szczegółowo

Środowisko Xilinx ISE i ModelSim XE Instrukcja laboratoryjna

Środowisko Xilinx ISE i ModelSim XE Instrukcja laboratoryjna Środowisko Xilinx ISE i ModelSim XE Instrukcja laboratoryjna dr inż. Jarosław Sugier Ver. 10.1 a 1 Wiadomości ogólne Zintegrowane środowisko Xilinx ISE służy do pracy na wszystkich etapach przygotowania

Bardziej szczegółowo

Ćw. 0 Wprowadzenie do programu MultiSIM

Ćw. 0 Wprowadzenie do programu MultiSIM Ćw. 0 Wprowadzenie do programu MultiSIM 1. Cel ćwiczenia Celem ćwiczenia jest zapoznanie się z programem MultiSIM słuŝącym do symulacji działania układów elektronicznych. Jednocześnie zbadane zostaną podstawowe

Bardziej szczegółowo

Konfigurowanie sterownika BX9000 firmy Beckhoff wprowadzenie. 1. Konfiguracja pakietu TwinCAT do współpracy ze sterownikiem BX9000

Konfigurowanie sterownika BX9000 firmy Beckhoff wprowadzenie. 1. Konfiguracja pakietu TwinCAT do współpracy ze sterownikiem BX9000 Konfigurowanie sterownika BX9000 firmy Beckhoff wprowadzenie 1. Konfiguracja pakietu TwinCAT do współpracy ze sterownikiem BX9000 Stanowisko laboratoryjne ze sterownikiem BX9000 Sterownik BX9000 należy

Bardziej szczegółowo

Instrukcja podstawowego uruchomienia sterownika PLC LSIS serii XGB XBC-DR20SU

Instrukcja podstawowego uruchomienia sterownika PLC LSIS serii XGB XBC-DR20SU Instrukcja podstawowego uruchomienia sterownika PLC LSIS serii XGB XBC-DR20SU Spis treści: 1. Instalacja oprogramowania XG5000 3 2. Tworzenie nowego projektu i ustawienia sterownika 7 3. Podłączenie sterownika

Bardziej szczegółowo

Product Update 2013. Funkcjonalność ADR dla przemienników Częstotliwości PowerFlex 750 oraz 525 6

Product Update 2013. Funkcjonalność ADR dla przemienników Częstotliwości PowerFlex 750 oraz 525 6 Product Update 2013 Funkcjonalność ADR dla przemienników Częstotliwości PowerFlex 750 oraz 525 6 Str. 2 / 15 Funkcjonalność ADR dla przemienników PF 750 Temat: Celem niniejszego ćwiczenia, jest zapoznanie

Bardziej szczegółowo

Projektowania Układów Elektronicznych CAD Laboratorium

Projektowania Układów Elektronicznych CAD Laboratorium Projektowania Układów Elektronicznych CAD Laboratorium ĆWICZENIE NR 3 Temat: Symulacja układów cyfrowych. Ćwiczenie demonstruje podstawowe zasady analizy układów cyfrowych przy wykorzystaniu programu PSpice.

Bardziej szczegółowo

Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki

Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 2 (3h) Przełączniki, wyświetlacze, multipleksery - implementacja i obsługa w VHDL Instrukcja pomocnicza do laboratorium

Bardziej szczegółowo

MMfpga01. MMfpga11. Instrukcja konfiguracji środowiska, przykładowy projekt oraz programowanie układu

MMfpga01. MMfpga11. Instrukcja konfiguracji środowiska, przykładowy projekt oraz programowanie układu MMfpga01 MMfpga11 Instrukcja konfiguracji środowiska, przykładowy projekt oraz programowanie układu 1 Spis treści 1. Instalacja aplikacji QUARTUS II Web Edition...3 2. Instalacja programu QUARTUS II Web

Bardziej szczegółowo

Programowalne układy logiczne

Programowalne układy logiczne Programowalne układy logiczne Wstęp Szymon Acedański Marcin Peczarski Instytut Informatyki Uniwersytetu Warszawskiego 12 października 2015 Co to jest programowalny układ logiczny? PLD (ang. programmable

Bardziej szczegółowo

Konfigurowanie sterownika CP6601 firmy Beckhoff wprowadzenie

Konfigurowanie sterownika CP6601 firmy Beckhoff wprowadzenie Konfigurowanie sterownika CP6601 firmy Beckhoff wprowadzenie Stanowisko laboratoryjne ze sterownikiem CP6601 Sterownik CP6601 należy do grupy urządzeń określanych jako komputery przemysłowe (Industrial

Bardziej szczegółowo

Projekt procesora NIOSII w strukturze programowalnego układu logicznego CYCLONEII EP2C35F672C6 podłączenie i obsługa wyświetlacza LCD.

Projekt procesora NIOSII w strukturze programowalnego układu logicznego CYCLONEII EP2C35F672C6 podłączenie i obsługa wyświetlacza LCD. LAB. 2 Projekt procesora NIOSII w strukturze programowalnego układu logicznego CYCLONEII EP2C35F672C6 podłączenie i obsługa wyświetlacza LCD. Laboratorium Mikroprocesorowych Układów Sterowania instrukcja

Bardziej szczegółowo

Krótkie wprowadzenie do ModelSim i Quartus2

Krótkie wprowadzenie do ModelSim i Quartus2 Krótkie wprowadzenie do ModelSim i Quartus2 wersja 04.2011 1 Plan Oprogramowanie Pliki źródłowe Scenariusze użycia 2 Programy Programy w wersji darmowej do pobrania ze strony www.altera.com ModelSim-Altera

Bardziej szczegółowo

Wprowadzenie do programu MultiSIM

Wprowadzenie do programu MultiSIM Ćw. 1 Wprowadzenie do programu MultiSIM 1. Cel ćwiczenia Celem ćwiczenia jest zapoznanie się z programem MultiSIM służącym do symulacji działania układów elektronicznych. Jednocześnie zbadane zostaną podstawowe

Bardziej szczegółowo

Tworzenie nowego projektu w asemblerze dla mikroprocesora z rodziny 8051

Tworzenie nowego projektu w asemblerze dla mikroprocesora z rodziny 8051 Tworzenie nowego projektu w asemblerze dla mikroprocesora z rodziny 8051 Katedra Automatyki, Wydział EAIiE Akademia Górniczo-Hutnicza w Krakowie Marcin Piątek Kraków 2008 1. Ważne uwagi i definicje Poniższy

Bardziej szczegółowo

Warsztaty AVR. Instalacja i konfiguracja środowiska Eclipse dla mikrokontrolerów AVR. Dariusz Wika

Warsztaty AVR. Instalacja i konfiguracja środowiska Eclipse dla mikrokontrolerów AVR. Dariusz Wika Warsztaty AVR Instalacja i konfiguracja środowiska Eclipse dla mikrokontrolerów AVR Dariusz Wika 1.Krótki wstęp: Eclipse to rozbudowane środowisko programistyczne, które dzięki możliwości instalowania

Bardziej szczegółowo

Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki

Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 10 (3h) Implementacja interfejsu SPI w strukturze programowalnej Instrukcja pomocnicza do laboratorium z przedmiotu

Bardziej szczegółowo

Wprowadzenie do programowania w języku Visual Basic. Podstawowe instrukcje języka

Wprowadzenie do programowania w języku Visual Basic. Podstawowe instrukcje języka Wprowadzenie do programowania w języku Visual Basic. Podstawowe instrukcje języka 1. Kompilacja aplikacji konsolowych w środowisku programistycznym Microsoft Visual Basic. Odszukaj w menu startowym systemu

Bardziej szczegółowo

Programowanie sterowników

Programowanie sterowników Programowanie sterowników Wydział Elektrotechniki, Informatyki i Telekomunikacji 1 Strona 1 Ćwiczenie 1: Usuwanie projektu 1. Uruchom Windows Explorer. 2. Usuń projekt z lokalizacji na dysku: D:\Automation

Bardziej szczegółowo

Wydział Elektryczny. Katedra Automatyki i Elektroniki. Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: TECHNIKA CYFROWA 2 TS1C300 020

Wydział Elektryczny. Katedra Automatyki i Elektroniki. Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: TECHNIKA CYFROWA 2 TS1C300 020 Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: TECHNIKA CYFROWA 2 TS1C300 020 Ćwiczenie Nr 12 PROJEKTOWANIE WYBRANYCH

Bardziej szczegółowo

SYSTEMY DEDYKOWANE W UKŁADACH PROGRAMOWALNYCH

SYSTEMY DEDYKOWANE W UKŁADACH PROGRAMOWALNYCH Akademia Górniczo Hutnicza im. Stanisława Staszica w Krakowie Wydział IEiT Katedra Elektroniki SYSTEMY DEDYKOWANE W UKŁADACH PROGRAMOWALNYCH Ćwiczenie 5 ZYNQ. Obsługa przerwań. Zespół Rekonfigurowalnych

Bardziej szczegółowo

PROGRAMOWALNE UKŁADY CYFROWE

PROGRAMOWALNE UKŁADY CYFROWE Akademia Górniczo Hutnicza im. Stanisława Staszica w Krakowie Wydział EAIiE Katedra Elektroniki PROGRAMOWALNE UKŁADY CYFROWE Ćwiczenie Projekt, symulacja, synteza i implementacja systemu cyfrowego w środowisku

Bardziej szczegółowo

Systemy baz danych Prowadzący: Adam Czyszczoń. Systemy baz danych. 1. Import bazy z MS Access do MS SQL Server 2012:

Systemy baz danych Prowadzący: Adam Czyszczoń. Systemy baz danych. 1. Import bazy z MS Access do MS SQL Server 2012: Systemy baz danych 16.04.2013 1. Plan: 10. Implementacja Bazy Danych - diagram fizyczny 11. Implementacja Bazy Danych - implementacja 2. Zadania: 1. Przygotować model fizyczny dla wybranego projektu bazy

Bardziej szczegółowo

ZL6PLD zestaw uruchomieniowy dla układów FPGA z rodziny Spartan 3 firmy Xilinx

ZL6PLD zestaw uruchomieniowy dla układów FPGA z rodziny Spartan 3 firmy Xilinx ZL6PLD Zestaw uruchomieniowy dla układów FPGA z rodziny Spartan 3 firmy Xilinx 1 ZL6PLD jest zestawem uruchomieniowym dla układów FPGA z rodziny Spartan 3 firmy Xilinx. Oprócz układu PLD o dużych zasobach

Bardziej szczegółowo

Laboratorium Elektrycznych Systemów Inteligentnych

Laboratorium Elektrycznych Systemów Inteligentnych Laboratorium Elektrycznych Systemów Inteligentnych Ćwiczenie 19 Analiza pracy urządzeń KNX/EIB należących do odrębnych linii magistralnych Celem ćwiczenia jest przeprowadzenie i analiza pracy urządzeń

Bardziej szczegółowo

Internet bezprzewodowy

Internet bezprzewodowy Internet bezprzewodowy Konfiguracja karty sieciowej Przedstawiamy Państwu poniżej krok po kroku konfigurację bezprzewodowej karty sieciowej D-Link DWL-520+, którą najczęściej wykorzystuje się do odbioru

Bardziej szczegółowo

TWORZENIE PROJEKTU W RIDE

TWORZENIE PROJEKTU W RIDE TWORZENIE PROJEKTU W RIDE Zintegrowane środowisko programistyczne RIDE7 firmy Raisonance umożliwia tworzenie, kompilację i debuggowanie kodu źródłowego na wiele różnych platform sprzętowych. Pakiet oprogramowania

Bardziej szczegółowo

INSTRUKCJA UŻYTKOWANIA

INSTRUKCJA UŻYTKOWANIA INSTRUKCJA UŻYTKOWANIA KOMPILATORA UKŁADÓW CYFROWYCH ACTIVE CAD Opis układów przy pomocy edytora schematów Opracował dr inż. Piotr Kawalec Warszawa, 2000 rok SPIS TREŚCI str. 1. WSTĘP... 3 2. TWORZENIE

Bardziej szczegółowo

SZYBKI START DLA IGSS FREE50 - PRZEWODNIK

SZYBKI START DLA IGSS FREE50 - PRZEWODNIK INDUSTRIAL AUTOMATION Interactive Graphical SCADA System INSIGHT AND OVERVIEW SZYBKI START DLA IGSS FREE50 - PRZEWODNIK Strona 1 z 26 Szybki Start dla IGSS FREE50 - przewodnik Wprowadzenie Przewodnik ten

Bardziej szczegółowo

EASY CAP VIDEO GRABBER SZYBKI START. Instalacja sterowników

EASY CAP VIDEO GRABBER SZYBKI START. Instalacja sterowników EASY CAP VIDEO GRABBER SZYBKI START Instalacja sterowników Włóż do napędu CD-ROM dołączoną do urządzenia płytę CD. Jeśli po chwili nie uruchomi się automatycznie program z opcjami instalacyjnymi to uruchom

Bardziej szczegółowo

Projekt procesora NIOSII w strukturze programowalnego układu logicznego CYCLONEII EP2C35F672C6 wersja startowa dla słuchaczy studiów niestacjonarnych.

Projekt procesora NIOSII w strukturze programowalnego układu logicznego CYCLONEII EP2C35F672C6 wersja startowa dla słuchaczy studiów niestacjonarnych. Projekt procesora NIOSII w strukturze programowalnego układu logicznego CYCLONEII EP2C35F672C6 wersja startowa dla słuchaczy studiów niestacjonarnych. Laboratorium Mikroprocesorowych Układów Sterowania

Bardziej szczegółowo

Instalacja NOD32 Remote Administrator

Instalacja NOD32 Remote Administrator Instalacja NOD32 Remote Administrator Program do zdalnego zarządzania stacjami roboczymi, na których zainstalowany jest program NOD32, składa się z dwóch modułów. Pierwszy z nich Remote Administrator Server

Bardziej szczegółowo

Galileo v10 pierwszy program

Galileo v10 pierwszy program Notatka Aplikacyjna NA 03011PL Galileo v10 Spis treści 1. Wstęp... 2 1.1. Wymagania programowe... 2 2. Podstawy... 3 2.1. Tworzenie nowego projektu... 3 2.2. Dodawanie pola tekstowego... 10 2.3. Przechodzenie

Bardziej szczegółowo

Utworzenie aplikacji mobilnej Po uruchomieniu Visual Studio pokazuje się ekran powitalny. Po lewej stronie odnośniki do otworzenia lub stworzenia

Utworzenie aplikacji mobilnej Po uruchomieniu Visual Studio pokazuje się ekran powitalny. Po lewej stronie odnośniki do otworzenia lub stworzenia Utworzenie aplikacji mobilnej Po uruchomieniu Visual Studio pokazuje się ekran powitalny. Po lewej stronie odnośniki do otworzenia lub stworzenia nowego projektu (poniżej są utworzone projekty) Po kliknięciu

Bardziej szczegółowo

Instrukcja instalacji modemu CDMA MV410R z wykorzystaniem kabla USB w systemie operacyjnym MS Windows XP 32-bit

Instrukcja instalacji modemu CDMA MV410R z wykorzystaniem kabla USB w systemie operacyjnym MS Windows XP 32-bit Instrukcja instalacji modemu CDMA MV410R z wykorzystaniem kabla USB w systemie operacyjnym MS Windows XP 32-bit OGSM/PDF08/0409, Strona 1 z 26 Spis treści 1. Prezentacja zestawu instalacyjnego... 3 1.1.

Bardziej szczegółowo

Projekt Komputerowych Systemów Sterowania Wymiana danych pomiędzy dwoma sterownikami Siemens S7-300 po sieci Profibus DP

Projekt Komputerowych Systemów Sterowania Wymiana danych pomiędzy dwoma sterownikami Siemens S7-300 po sieci Profibus DP Gliwice, 7 stycznia 2007-01-07 Projekt Komputerowych Systemów Sterowania Wymiana danych pomiędzy dwoma sterownikami Siemens S7-300 po sieci Profibus DP Janusz Serwin KSS, sem. 9 Informacje ogólne Profibus

Bardziej szczegółowo

Akceleracja symulacji HES-AHDL. 1. Rozpoczęcie pracy aplikacja VNC viewer

Akceleracja symulacji HES-AHDL. 1. Rozpoczęcie pracy aplikacja VNC viewer Akceleracja symulacji HES-AHDL 1. Rozpoczęcie pracy aplikacja VNC viewer Rys. 1 Ultra VNCViewer Karta HES jest umieszczona w komputerze PC w pokoju 502 C-3 na serwerze VNC o adresie IP 149.156.121.112.

Bardziej szczegółowo

SigmaDSP - zestaw uruchomieniowy dla procesora ADAU1701. SigmaDSP - zestaw uruchomieniowy dla procesora ADAU1701.

SigmaDSP - zestaw uruchomieniowy dla procesora ADAU1701. SigmaDSP - zestaw uruchomieniowy dla procesora ADAU1701. SigmaDSP - zestaw uruchomieniowy. SigmaDSP jest niedrogim zestawem uruchomieniowym dla procesora DSP ADAU1701 z rodziny SigmaDSP firmy Analog Devices, który wraz z programatorem USBi i darmowym środowiskiem

Bardziej szczegółowo

LABORATORIUM 8,9: BAZA DANYCH MS-ACCESS

LABORATORIUM 8,9: BAZA DANYCH MS-ACCESS UNIWERSYTET ZIELONOGÓRSKI INSTYTUT INFORMATYKI I ELEKTROTECHNIKI ZAKŁAD INŻYNIERII KOMPUTEROWEJ Przygotowali: mgr inż. Arkadiusz Bukowiec mgr inż. Remigiusz Wiśniewski LABORATORIUM 8,9: BAZA DANYCH MS-ACCESS

Bardziej szczegółowo

Laboratorium A: Zarządzanie drukowaniem/klucz do odpowiedzi

Laboratorium A: Zarządzanie drukowaniem/klucz do odpowiedzi Laboratorium A: Zarządzanie drukowaniem/klucz do odpowiedzi Ćwiczenie 1 Tworzenie pul drukowania Zadanie 1 W trakcie tego ćwiczenia zainstalujesz drukarki i utworzysz pulę drukowania.! Połączenie z serwerem

Bardziej szczegółowo

Ćwiczenie 1. Modelowanie prostego procesu

Ćwiczenie 1. Modelowanie prostego procesu Ćwiczenie 1. Modelowanie prostego procesu Część 1. Definiowanie nowego projektu 1. Uruchom narzędzie TIBCO Business Studio. 2. Z menu wybierz File -> New -> Project... 3. W oknie dialogowym New Project

Bardziej szczegółowo

Microsoft.NET: LINQ to SQL, ASP.NET AJAX

Microsoft.NET: LINQ to SQL, ASP.NET AJAX Microsoft.NET: LINQ to SQL, ASP.NET AJAX Do realizacji projektu potrzebne jest zintegrowane środowisko programistyczne Microsoft Visual Studio 2008 oraz serwer bazy danych SQL Server Express 2005 (lub

Bardziej szczegółowo

UNIFON podręcznik użytkownika

UNIFON podręcznik użytkownika UNIFON podręcznik użytkownika Spis treści: Instrukcja obsługi programu Unifon...2 Instalacja aplikacji Unifon...3 Korzystanie z aplikacji Unifon...6 Test zakończony sukcesem...9 Test zakończony niepowodzeniem...14

Bardziej szczegółowo

Podstawy programowania w środowisku Step 7

Podstawy programowania w środowisku Step 7 GRUPA MT Temat i Autor Podstawy programowania w środowisku Step 7 Krzysztof Bodzek, Arkadiusz Domoracki CEL ĆWICZENIA 1. Poznanie narzędzia Totally Integration Automation Portal 2. Konfiguracja sterownika

Bardziej szczegółowo

Instrukcja instalacji i konfiguracji Karty EDGE/GPRS SonyEricsson GC85

Instrukcja instalacji i konfiguracji Karty EDGE/GPRS SonyEricsson GC85 Instrukcja instalacji i konfiguracji Karty EDGE/GPRS SonyEricsson GC85 SPIS TREŚCI SPIS TREŚCI...2 WSTĘP...2 INSTRUKCJA INSTALACJI I KONFIGURACJI...3 SCHEMAT INSTALACJI KARTY SIM W SE GC85...3 INSTALACJA

Bardziej szczegółowo

dokument DOK 02-05-12 wersja 1.0 www.arskam.com

dokument DOK 02-05-12 wersja 1.0 www.arskam.com ARS3-RA v.1.0 mikro kod sterownika 8 Linii I/O ze zdalną transmisją kanałem radiowym lub poprzez port UART. Kod przeznaczony dla sprzętu opartego o projekt referencyjny DOK 01-05-12. Opis programowania

Bardziej szczegółowo

Instrukcja instalacji Zespołu Diagnostycznego Delphi w systemie Vista.

Instrukcja instalacji Zespołu Diagnostycznego Delphi w systemie Vista. Instrukcja instalacji Zespołu Diagnostycznego Delphi w systemie Vista. Przed przejściem do dalszej części niniejszej instrukcji upewnij się, czy modułbluetooth, który jest zamontowany w Twoim urządzeniu

Bardziej szczegółowo

Materiały oryginalne: ZAWWW-2st1.2-l11.tresc-1.0kolor.pdf. Materiały poprawione

Materiały oryginalne: ZAWWW-2st1.2-l11.tresc-1.0kolor.pdf. Materiały poprawione Materiały oryginalne: ZAWWW-2st1.2-l11.tresc-1.0kolor.pdf Materiały poprawione Rozwiązanie zadania w NetBeans IDE 7.4: Jarosław Ksybek, Adam Miazio Celem ćwiczenia jest przygotowanie prostej aplikacji

Bardziej szczegółowo

1.1 Ustawienie adresów IP oraz masek portów routera za pomocą konsoli

1.1 Ustawienie adresów IP oraz masek portów routera za pomocą konsoli 1. Obsługa routerów... 1 1.1 Ustawienie adresów IP oraz masek portów routera za pomocą konsoli... 1 1.2 Olicom ClearSight obsługa podstawowa... 2 1.3 Konfiguracja protokołu RIP... 5 Podgląd tablicy routingu...

Bardziej szczegółowo

Przełącznik USB 2.0. Podręcznik użytkownika. Typ: DA & DA

Przełącznik USB 2.0. Podręcznik użytkownika. Typ: DA & DA Przełącznik USB 2.0 Podręcznik użytkownika Typ: DA-70135-1 & DA-70136-1 Zapoznanie się z Przełącznikiem USB 2.0 Dziękujemy za wybranie Przełącznika USB 2.0 Obecnie złącza USB znajdują się w wielu urządzeniach,

Bardziej szczegółowo

Przewodnik szybkiej instalacji

Przewodnik szybkiej instalacji Przewodnik szybkiej instalacji TL-PS110U Pojedynczy Serwer Wydruku USB2.0 Fast Ethernet TL-PS110P Pojedynczy Serwer Wydruku z portem równoległym Fast Ethernet Rev:1.0.0 7106500679 V1.0 A Przed rozpoczęciem,

Bardziej szczegółowo

MultiTool instrukcja użytkownika 2010 SFAR

MultiTool instrukcja użytkownika 2010 SFAR MultiTool instrukcja użytkownika 2010 SFAR Tytuł dokumentu: MultiTool instrukcja użytkownika Wersja dokumentu: V1.0 Data: 21.06.2010 Wersja urządzenia którego dotyczy dokumentacja: MultiTool ver. 1.00

Bardziej szczegółowo

Wydział Elektryczny. Katedra Automatyki i Elektroniki. Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: TECHNIKA CYFROWA 2 TZ1A

Wydział Elektryczny. Katedra Automatyki i Elektroniki. Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: TECHNIKA CYFROWA 2 TZ1A Politechnika Białostocka Wydział Elektryczny atedra Automatyki i Elektroniki Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: EHNIA YFROWA 2 Z1A400 028 Ćwiczenie Nr 3 PRZERZUNII D, J i. REALIZAJA UŁADÓW

Bardziej szczegółowo

1. Aplikacja LOGO! App do LOGO! 8 i LOGO! 7

1. Aplikacja LOGO! App do LOGO! 8 i LOGO! 7 1. Aplikacja do LOGO! 8 i LOGO! 7 1.1. Przegląd funkcji Darmowa aplikacja umożliwia podgląd wartości parametrów procesowych modułu podstawowego LOGO! 8 i LOGO! 7 za pomocą smartfona lub tabletu przez sieć

Bardziej szczegółowo

INSTALACJA LICENCJI SIECIOWEJ NET HASP Wersja 8.32

INSTALACJA LICENCJI SIECIOWEJ NET HASP Wersja 8.32 INSTALACJA LICENCJI SIECIOWEJ NET HASP Wersja 8.32 Spis Treści 1. Wymagania... 2 1.1. Wymagania przy korzystaniu z klucza sieciowego... 2 1.2. Wymagania przy uruchamianiu programu przez internet... 2 2.

Bardziej szczegółowo

Rozdział 4: PIERWSZE KROKI

Rozdział 4: PIERWSZE KROKI Rozdział 4: PIERWSZE KROKI 4. Pierwsze kroki 4.1. Uruchomienie programu Program najłatwiej uruchomić za pośrednictwem skrótu na pulpicie, choć równie dobrze możemy tego dokonać poprzez Menu Start systemu

Bardziej szczegółowo

Politechnika Gdańska Wydział Elektrotechniki i Automatyki Katedra Inżynierii Systemów Sterowania

Politechnika Gdańska Wydział Elektrotechniki i Automatyki Katedra Inżynierii Systemów Sterowania Politechnika Gdańska Wydział Elektrotechniki i Automatyki Katedra Inżynierii Systemów Sterowania Podstawowe kroki programowania zestawu uruchomieniowego ZL9AVR z systemem operacyjnym NutOS w środowisku

Bardziej szczegółowo

Instalacja. Podłączenie urządzenia. Wyłącz wszystkie urządzenia sieciowe (komputer, modem i router).

Instalacja. Podłączenie urządzenia. Wyłącz wszystkie urządzenia sieciowe (komputer, modem i router). Instalacja Podłączenie urządzenia Wyłącz wszystkie urządzenia sieciowe (komputer, modem i router). Podłącz kabel sieciowy do port WAN routera i do portu LAN modemu. Podłącz kabel sieciowy do komputera

Bardziej szczegółowo

FAQ: 00000042/PL Data: 3/07/2013 Konfiguracja współpracy programów PC Access i Microsoft Excel ze sterownikiem S7-1200

FAQ: 00000042/PL Data: 3/07/2013 Konfiguracja współpracy programów PC Access i Microsoft Excel ze sterownikiem S7-1200 Spis treści 1 Opis zagadnienia omawianego w dokumencie.. 2 2 Wstęp do nowego projektu..... 3 2.1 Nowy projekt... 3 2.2 Dodanie nowego urządzenia... 4 3 Program w main... 6 4 Program PC Access.... 8 4.1

Bardziej szczegółowo

Ćwiczenie 10.1. Zmiana sposobu uruchamiania usług

Ćwiczenie 10.1. Zmiana sposobu uruchamiania usług Rozdział 10. Zarządzanie komputerem Ćwiczenia zawarte w tym rozdziale prezentują najważniejsze narzędzia służące do konfigurowania i monitorowania pracy komputera. Ponieważ system Windows XP został opracowany

Bardziej szczegółowo

Gromadzenie danych. Przybliżony czas ćwiczenia. Wstęp. Przegląd ćwiczenia. Poniższe ćwiczenie ukończysz w czasie 15 minut.

Gromadzenie danych. Przybliżony czas ćwiczenia. Wstęp. Przegląd ćwiczenia. Poniższe ćwiczenie ukończysz w czasie 15 minut. Gromadzenie danych Przybliżony czas ćwiczenia Poniższe ćwiczenie ukończysz w czasie 15 minut. Wstęp NI-DAQmx to interfejs służący do komunikacji z urządzeniami wspomagającymi gromadzenie danych. Narzędzie

Bardziej szczegółowo

Zgrywus dla Windows v 1.12

Zgrywus dla Windows v 1.12 Zgrywus dla Windows v 1.12 Spis treści. 1. Instalacja programu. 2 2. Pierwsze uruchomienie programu.. 3 2.1. Opcje programu 5 2.2. Historia zdarzeń 7 2.3. Opisy nadajników. 8 2.4. Ustawienia zaawansowane...

Bardziej szczegółowo

inode instalacja sterowników USB dla adaptera BT 4.0

inode instalacja sterowników USB dla adaptera BT 4.0 instalacja sterowników USB dla adaptera BT 4.0 2014 ELSAT 1. Instalowanie sterownika USB dla adaptera BT4.0 Oprogramowanie do obsługi inode na komputery PC z Windows wymaga współpracy z adapterem obsługującym

Bardziej szczegółowo

Rozdział 2. Konfiguracja środowiska pracy uŝytkownika

Rozdział 2. Konfiguracja środowiska pracy uŝytkownika Rozdział 2. Konfiguracja środowiska pracy uŝytkownika Ćwiczenia zawarte w tym rozdziale pozwolą na dostosowanie pulpitu i menu Start do indywidualnych potrzeb uŝytkownika. Środowisko graficzne systemu

Bardziej szczegółowo

TWORZENIE OD PODSTAW PROJEKTU W ŚRODOWISKU QUARTUS PRIME

TWORZENIE OD PODSTAW PROJEKTU W ŚRODOWISKU QUARTUS PRIME Arkadiusz Pantoł MATERIAŁY POMOCNICZE DO KURSU TWORZENIE OD PODSTAW PROJEKTU W ŚRODOWISKU QUARTUS PRIME Obsługa środowiska Quartus Prime może byd kłopotliwa, jeżeli chodzi o stworzenie samego projektu.

Bardziej szczegółowo

Organizacja laboratorium. Zadania do wykonania w czasie laboratorium z części PSPICE

Organizacja laboratorium. Zadania do wykonania w czasie laboratorium z części PSPICE Organizacja laboratorium W czasie laboratorium należy wykonać 9 ćwiczeń, po 3 z części PSPICE, Verilog oraz VHDL. Ćwiczenia punktowane są odpowiednio po 5, 5, 6 (PSPICE), 5, 6, 6 (Verilog) oraz 5, 6, 6

Bardziej szczegółowo

Zaawansowane aplikacje internetowe - laboratorium

Zaawansowane aplikacje internetowe - laboratorium Zaawansowane aplikacje internetowe - laboratorium Web Services (część 3). Do wykonania ćwiczeń potrzebne jest zintegrowane środowisko programistyczne Microsoft Visual Studio 2005. Ponadto wymagany jest

Bardziej szczegółowo

STEROWNIKI PROGRAMOWALNE OBSŁUGA AWARII ZA POMOCĄ STEROWNIKA SIEMENS SIMATIC S7

STEROWNIKI PROGRAMOWALNE OBSŁUGA AWARII ZA POMOCĄ STEROWNIKA SIEMENS SIMATIC S7 STEROWNIKI PROGRAMOWALNE OBSŁUGA AWARII ZA POMOCĄ STEROWNIKA SIEMENS SIMATIC S7 1. Cel ćwiczenia Celem ćwiczenia jest zapoznanie się ze sposobami obsługi stanów awaryjnych w układach sterowania zbudowanych

Bardziej szczegółowo

Konfiguracja i podłączenie sterownika Horner APG do oprogramowania Cscape po RS232

Konfiguracja i podłączenie sterownika Horner APG do oprogramowania Cscape po RS232 Konfiguracja i podłączenie sterownika Horner APG do oprogramowania Cscape po RS232 Na przykładzie sterownika XLe SPIS TREŚCI Przygotowanie kabla łączącego sterownik z komputerem... 2 Konfiguracja ustawień

Bardziej szczegółowo

Copyright 2000-2005 Softpasm, All Rights Reserved. No portions of Softpasm may be used without expressed, written permission

Copyright 2000-2005 Softpasm, All Rights Reserved. No portions of Softpasm may be used without expressed, written permission Copyright 2000-2005 Softpasm, All Rights Reserved. No portions of Softpasm may be used without expressed, written permission 1 SPIS TREŚCI ROZDZIAŁ I Projekt Wstęp... 3 Tworzenie nowego projektu i schematu...

Bardziej szczegółowo