Ćwiczenie 23. Temat: Własności podstawowych bramek logicznych. Cel ćwiczenia

Transkrypt

1 Temat: Własności podstawowych bramek logicznych. Cel ćwiczenia Ćwiczenie 23 Poznanie symboli własności. Zmierzenie parametrów podstawowych bramek logicznych TTL i CMOS. Czytanie schematów elektronicznych, przestrzeganie zasad bhp podczas montażu elementów. INSTRUKCJA DO WYKONANIA ZADANIA Przestrzegaj zasad BHP przy pomiarach elektrycznych. Zachowaj ostrożność w czasie ćwiczenia. Sprawdź stan elementów zastosowanych w ćwiczeniu oraz narzędzi. Parametry wejściowe wyjściowe podstawowych bramek logicznych są następujące: V OH = napięcie wyjściowe w stanie wysokim. I OH = prąd wyjściowy w stanie wysokim V OL = napięcie wyjściowe w stanie niskim I OL = prąd wyjściowy w stanie niskim V IH = napięcie wejściowe w stanie wysokim I IH = prąd wejściowy w stanie wysokim V IL = napięcie wejściowe w stanie niskim I IL = prąd wejściowy w stanie niskim Własności bramek TTL są inne niż bramek CMOS. Dołączane do nich rezystory obciążające i ograniczające prąd mają też różną wartość. Tak jest na przykład w przypadku bramek OR i AND: 1. Stany wejściowe NISKIE i WYSOKIE bramek TTL i CMOS Wejścia bramek TTL są dołączane do rezystora 1 kω podczas, gdy wejścia bramek CMOS są dołączane do rezystora 10 kω. Wejścia wstanie NISKIM bramek TTL Wejścia w stanie NISKIM bramek CMOS Rezystancja bramek TTL serii LS wynosi ok. 50 kω. Jeśli wejście X bramki TTL typu OR zostanie uziemione, to stan wyjścia F będzie taki sam jak wyjścia A (F=A), co spowoduje brak możliwości sterowania stanami bramki. Jeśli do wejścia X bramki dołączy się jeden koniec rezystora, a jego drugi koniec połączy się z masą, to konfiguracja ta stanie się równoważna konfiguracji z umasionym wejściem, czyli F=A. W razie potrzeby do wejścia X można doprowadzić sygnał, czyli F=A+X. Stąd też można sterować wyjściem bramki za pomocą wejścia X. 2. Bramka AND Wejście bramki TTL typu AND będzie w stanie wysokim, gdy wejście to nie jest obciążone lub, gdy jest połączone bezpośrednio z plusem napięcia zasilania (+5 V). Wejście bramki CMOS typu AND będzie w stanie wysokim, gdy wejście to zostanie połączone z plusem napięcia zasilania (np. +15 V), lub też za pośrednictwem rezystora o wartości co najmniej 10 kω. Stan wejściowy WYSOKI bramek TTL Stan wejściowy stan WYSOKI bramek CMOS 1

2 W tablicy prawdy przedstawiono stany wejściowe i odpowiadające im stany wyjściowe bramek logicznych w warunkach idealnych. 3. Bramka OR Zgodnie ze wyrażeniem boolowskim A B F F AB AB AB A B 0 Gdy A=0, B=0, to wyjście F=0 1 Gdy A=0, B=1, to wyjście F=1 2 Gdy A=1, B=0, to wyjście F=1 1 Gdy A=1, B=1, to wyjście F=1 4. Bramka AND A B F Zgodnie ze wyrażeniem boolowskim F=AB 0 Gdy A=0, B=0, to wyjście F=0 0 Gdy A=0, B=1, to wyjście F=0 0 Gdy A=1, B=0, to wyjście F=0 1 Gdy A=1, B=1, to wyjście F=1 5. Bramka NOT Zgodnie ze wyrażeniem boolowskim F A A F Gdy A=0 to wyjście F= Gdy A=1 to wyjście F=0 6. Bramka XOR A B F Zgodnie ze wyrażeniem boolowskim F AB AB A B B 0 Gdy A=B, to wyjście F=0 1 Gdy A B, to wyjście F= Bramka NAND Stany wyjścia bramki NAND są dokładnie przeciwne do stanów wyjścia bramki AND. A B F Zgodnie ze wyrażeniem boolowskim F AB. 1 Gdy A=0, B=0, to wyjście F=1 1 Gdy A=0, B=1, to wyjście F=1 2 Gdy A=1, B=0, to wyjście F=1 0 Gdy A=1, B=1, to wyjście F=0 8. Bramka NOR Stany wyjścia bramki NOR są dokładnie przeciwne do stanów wyjścia bramki OR. A B F Zgodnie ze wyrażeniem boolowskim F A B A* B 1 Gdy A=0, B=0, to wyjście F=1 0 Gdy A=0, B=1, to wyjście F=0 0 Gdy A=1, B=0, to wyjście F=0 0 Gdy A=1, B=1, to wyjście F=0 Powyższe tablice prawdy bazują na tzw. logice dodatniej, w której 1 reprezentuje napięcie dodatnie, a 0 reprezentuje napięcie ujemne. W logice ujemnej powyższe zależności są odwrotne. A B F Porównać ze sobą niżej przedstawione A B F tablice prawdy sporządzone dla bramek NOR pracujących w logice dodatniej i ujemnej : Obserwując tablicę prawdy dla 1 3 bramki NOR w logice ujemnej, można stwierdzić, że jest ona równoważna bramce AND w logice dodatniej. 2

3 NIEZBĘDNY SPRZĘT LABORATORYJNY 1 KL podstawowy moduł edukacyjny z laboratorium układów elektrycznych 2 KL moduł edukacyjny z kombinacyjnym układem logicznym (1) 3 Oscyloskop PROCEDURA A. Wyznaczenie charakterystyk bramki AND 1 Ustawić moduł KL na module KL (moduł edukacyjny laboratorium z podstawowych układów elektrycznych), poczym zlokalizować blok c. Wykonać połączenia posługując się rysunkiem układu pomiarowego przedstawionym na rys i schematem montażowym przedstawionym na rys Doprowadzić do modułu KL napięcie stałe +5 V z zasilacza o napięciu ustawionym na stałe znajdującego się module KL Rys Schemat montażowy (moduł KL blok d) Rys Układy zastępcze bramek AND i OR 2. Dołączyć wejścia Al i A2 bramki do przełączników danych SWO, SW1, a wyjście F3 do wskaźnika stanu logicznego LO. Doprowadzając kolejno zgodnie z poniższą tablicą stany logiczne do wejść bramki zapisać w tablicy odpowiadające im stany wyjściowe. A2 Al F3 3. Do wejścia A2 bramki doprowadzić z generatora funkcyjnego sygnał prostokątny o poziomie TTL częstotliwości 10 Hz. Biorąc pod uwagę przedstawione poniżej warunki na wejściu A1 (pobieranie sygnału prostokątnego o częstotliwości 1 Hz z generatora sygnału zegarowego), zmierzyć zanotować przebiegi wejściowe wyjściowe, (1)A1=0 (2)A1=1 (3)A1=1Hz B. Wyznaczenie charakterystyk bramki OR 1. W tej sekcji skorzystać z bramki U2 znajdującej się w bloku c modułu KL Dołączyć wejścia A3 i A4 bramki do przełączników danych SWO, SW1, a wyjście F4 do wskaźnika stanu logicznego L1. Doprowadzając kolejno, zgodnie z poniższą tablicą, stany logiczne do wejść bramki, zapisać w niej odpowiadające stany na wyjściu F4. 3. Do wejścia A4 bramki doprowadzić z generatora funkcyjnego sygnał prostokątny o A2 Al F4 3

4 warunki na wejściu A3 (pobieranie sygnału o częstotliwości 1 Hz z generatora sygnału zegarowego), zmierzyć zanotować przebiegi wejściowe i wyjściowe. ((1)A3=0 (2)A3=1 (3)A3=1Hz C. Wyznaczenie charakterystyk bramki NOT 1. Dołączyć wejście C1 bramki do przełącznika danych SW0 a wyjście F6 bramki do wskaźnika stanu logicznego L1. Doprowadzając kolejno, zgodnie z poniższą tablicą, Stany logiczne do wejścia bramki, zapisać w tablicy odpowiadające im stany na wyjściu F6. C1 F Dołączyć wyjście F6 do C2, a wyjście F7 bramki do wskaźnika stanu logicznego L2. Doprowadzając kolejno, zgodnie z poniższą tablicą, stany logiczne do wejścia bramki, zapisać w tablicy odpowiadające im stany na wyjściu F7. D. Wyznaczenie charakterystyk bramki NAND 1. Do nw. pomiarów zostanie użyta bramka Ul. Dołączyć wejścia A1 i A2 bramki odpowiednio do przełączników danych SW0, SW1, a wyjście Fl do wskaźnika stanu logicznego L1. Doprowadzając kolejno, zgodnie z poniższą tablicą, stany logiczne do wejść bramki, zapisać w tablicy odpowiadające im stany wyjściowe. 2. Do wejścia A2 bramki doprowadzić z generatora funkcyjnego sygnał prostokątny o C1 F A2 Al F1 warunki na wejściu Al (pobieranie sygnału prostokątnego o częstotliwości 1 Hz z generatora sygnału zegarowego), zmierzyć i zanotować przebiegi wejściowe i wyjściowe. ((1)A1=0 (2)A1=1 (3)A1=1Hz E. Wyznaczenie charakterystyk bramki NOR 1. Do nw. pomiarów zostanie użyta bramka U2. Dołączyć wejścia A3 i A4 bramki odpowiednio do przełączników danych SW0, SW1, a wyjście F2 bramki do wskaźnika stanu logicznego L1. Doprowadzając kolejno, zgodnie z poniższą tablicą, Stany logiczne do wejść bramki, zapisać w tej tablicy odpowiadające Stany wyjściowe. A4 A3 F2 2. Do wejścia A4 bramki doprowadzić z generatora funkcyjnego sygnał prostokątny o poziomie TTL i częstotliwości 10 Hz. Biorąc pod uwagę przedstawione poniżej warunki na wejściu A3 (pobieranie sygnału prostokątnego o częstotliwości 1 Hz z generatora sygnału zegarowego), zmierzyć i zanotować przebiegi wejściowe i wyjściowe. ((1)A3=0 (2)A3=1 (3)A3=1Hz 4

5 F. Wyznaczenie charakterystyk bramki XOR Do poniższych pomiarów zostanie użyta bramka U4. Dołączyć wejścia C4 i C5 bramki do przełączników danych SW1, SW1, a wyjście F9 bramki do wskaźnika stanu logicznego L1 Doprowadzając kolejno zgodnie z poniższą tablicą stany logiczne do wejść bramki zapisać w tablicy odpowiadające im stany wyjściowe 2. Do wejścia C4 bramki doprowadzić z generatora funkcyjnego sygnał prostokątny o C5 C4 F9 warunki na wejściu C5 (pobieranie sygnału prostokątnego o częstotliwości 1 Hz z generatora sygnału zegarowego) zmierzyć i zanotować przebiegi wejściowe i wyjściowe (1) C5=1 (2) C5=0 (3) C5=1Hz PODSUMOWANIE Podstawowe bramki logiczne są bazowymi elementami układów logicznych kombinacyjnych i sekwencyjnych. Bramki TTL i CMOS są obecnie używane szeroko w aplikacjach przemysłowych. Parametry elektryczne bramek należących do tych dwóch rodzin są różne. Każda wymienionych powyżej podstawowych bramek logicznych charakteryzuje się własną tablicą prawdy opisującą zależność między jej stanem wyjściowym a stanem wejściowym. 5

6 Zespół Szkół Mechanicznych w Namysłowie Pomiary elektryczne i elektroniczne Temat ćwiczenia: Własności podstawowych bramek logicznych. Imię i nazwisko Nr ćw 23 Data wykonania Klasa 2TEZ Grupa Zespół OCENY Samoocena Wykonanie Ogólna CEL ĆWICZENIA; Wykaz materiałów Wykaz narzędzi i sprzętu.. Wykaz aparatury kontrolno-pomiarowej... A. Wyznaczenie charakterystyk bramki AND Rys Schemat montażowy (moduł KL blok d) Narysuj układy zastępcze bramek AND i OR 1 Ustawić moduł KL na module KL (moduł edukacyjny laboratorium z podstawowych układów elektrycznych), poczym zlokalizować blok c. Wykonać połączenia posługując się rysunkiem układu pomiarowego przedstawionym na rys i schematem montażowym przedstawionym na rys Doprowadzić do modułu KL napięcie stałe +5 V z zasilacza o napięciu ustawionym na stałe znajdującego się module KL Dołączyć wejścia Al i A2 bramki do przełączników danych SWO, SW1, a wyjście F3 do wskaźnika stanu logicznego LO. Doprowadzając kolejno zgodnie z poniższą tablicą stany logiczne do wejść bramki zapisać w tablicy odpowiadające im stany wyjściowe. A2 Al F3 3. Do wejścia A2 bramki doprowadzić z generatora funkcyjnego sygnał prostokątny o poziomie TTL częstotliwości 10 Hz. Biorąc pod uwagę przedstawione poniżej warunki na wejściu A1 (pobieranie sygnału prostokątnego o częstotliwości 1 Hz z generatora sygnału zegarowego), zmierzyć zanotować przebiegi wejściowe wyjściowe, 6

7 (1)A1=0 (2)A1=1 (3)A1=1Hz B. Wyznaczenie charakterystyk bramki OR 1. W tej sekcji skorzystać z bramki U2 znajdującej się w bloku c modułu KL Dołączyć wejścia A3 i A4 bramki do przełączników danych SWO, SW1, a wyjście F4 do wskaźnika stanu logicznego L1. Doprowadzając kolejno, zgodnie z poniższą tablicą, stany logiczne do wejść bramki, zapisać w niej odpowiadające stany na wyjściu F4. A2 Al F4 3. Do wejścia A4 bramki doprowadzić z generatora funkcyjnego sygnał prostokątny o warunki na wejściu A3 (pobieranie sygnału o częstotliwości 1 Hz z generatora sygnału zegarowego), zmierzyć zanotować przebiegi wejściowe i wyjściowe. ((1)A3=0 (2)A3=1 (3)A3=1Hz C. Wyznaczenie charakterystyk bramki NOT 1. Dołączyć wejście C1 bramki do przełącznika danych SW0 a wyjście F6 bramki do wskaźnika stanu logicznego L1. C1 F Doprowadzając kolejno, zgodnie z poniższą tablicą, Stany logiczne do wejścia bramki, zapisać w tablicy odpowiadające im stany na wyjściu F6. 2. Dołączyć wyjście F6 do C2, a wyjście F7 bramki do wskaźnika stanu logicznego L2. Doprowadzając kolejno, zgodnie z poniższą tablicą, stany logiczne do wejścia bramki, zapisać w tablicy odpowiadające im stany na wyjściu F7. C1 F D. Wyznaczenie charakterystyk bramki NAND 1. Do nw. pomiarów zostanie użyta bramka Ul. Dołączyć wejścia A1 i A2 bramki odpowiednio do przełączników danych SW0, SW1, a wyjście Fl do wskaźnika stanu logicznego L1. Doprowadzając kolejno, zgodnie z poniższą tablicą, stany logiczne do wejść bramki, zapisać w tablicy odpowiadające im stany wyjściowe. 7

8 A2 Al F1 2. Do wejścia A2 bramki doprowadzić z generatora funkcyjnego sygnał prostokątny o warunki na wejściu Al (pobieranie sygnału prostokątnego o częstotliwości 1 Hz z generatora sygnału zegarowego), zmierzyć i zanotować przebiegi wejściowe i wyjściowe. ((1)A1=0 (2)A1=1 (3)A1=1Hz E. Wyznaczenie charakterystyk bramki NOR 1. Do nw. pomiarów zostanie użyta bramka U2. Dołączyć wejścia A3 i A4 bramki odpowiednio do przełączników danych SW0, SW1, a wyjście F2 bramki do wskaźnika stanu logicznego L1. Doprowadzając kolejno, zgodnie z A4 A3 F2 wyjściowe. poniższą tablicą, Stany logiczne do wejść bramki, zapisać w tej tablicy odpowiadające Stany wyjściowe. 2. Do wejścia A4 bramki doprowadzić z generatora funkcyjnego sygnał prostokątny o warunki na wejściu A3 (pobieranie sygnału prostokątnego o częstotliwości 1 Hz z generatora sygnału zegarowego), zmierzyć i zanotować przebiegi wejściowe i ((1)A3=0 (2)A3=1 (3)A3=1Hz F. Wyznaczenie charakterystyk bramki XOR Do poniższych pomiarów zostanie użyta bramka U4. Dołączyć wejścia C4 i C5 bramki do przełączników danych SW1, SW1, a wyjście F9 bramki do wskaźnika stanu logicznego L1 Doprowadzając kolejno zgodnie z poniższą tablicą stany logiczne do wejść bramki zapisać w tablicy odpowiadające im stany wyjściowe 2. Do wejścia C4 bramki doprowadzić z generatora funkcyjnego sygnał prostokątny o 8 C5 C4 F9

9 warunki na wejściu C5 (pobieranie sygnału prostokątnego o częstotliwości 1 Hz z generatora sygnału zegarowego) zmierzyć i zanotować przebiegi wejściowe i wyjściowe (1) C5=1 (2) C5=0 (3) C5=1Hz WNIOSKI I SPOSTZRZEŻENIA 9