Tematy prac dyplomowych magisterskich do realizacji w r. ak. 2016/2017. dla specjalności Systemy Mikroelektroniczne

Transkrypt

1 Katedra Systemów Mikroelektronicznych Gdańsk, Wydział ETI PG Tematy prac dyplomowych magisterskich do realizacji w r. ak. 2016/2017 dla specjalności Systemy Mikroelektroniczne 1. Opracowanie i implementacja algorytmu przetwarzania obrazu z wykorzystaniem układów FPGA oraz płytki TYSOM firmy Aldec z układem xc7z Opracowanie i implementacja algorytmu lokalizacji obiektów z wykorzystaniem technologii FPGA oraz płytki TYSOM firmy Aldec z układem xc7z Analiza tunelowania elektronów w nanotranzystorach z krzemowymi kanałami i metalowymi źródłami i drenami. 4. Projekt pojemnościowych połączeń pomiędzy układami scalonymi i przepustów przez płytkę krzemową. 5. Projekt wykonanych w technologii MEMS przepustów przez płytkę krzemową i sprężynowych połączeń pomiędzy układami scalonymi. 6. Ułamkowy dzielnik częstotliwości do pętli synchronizacji fazy. 7. Przetwornik cyfrowo-analogowy z modulacją sigma-delta. 8. Projekt 10-bitowego przetwornika analogowo cyfrowego z sukcesywną aproksymacją w technologii CMOS. 9. Badanie układów stabilizacji napięcia współbieżnego do filtrów CMOS na zakres bardzo wysokich częstotliwości. 10. Układ pomiarowy elektrochemicznej spektroskopii impedancyjnej bramki tranzystora ISFET z różnorodnymi warstwami molekularnymi. 11. Sprzętowo-programowa implementacja algorytmu BLAST w układzie FPGA. 12. Przetworniki analogowo cyfrowe dla technologii CMOS firmy AMS. 13. Sprzętowo-programowe metody redukcji wypływu mgły i zamglenia na jakość obrazu. 14. Sprzętowa implementacja transformaty Hough.

2 Opracowanie i implementacja algorytmu przetwarzania obrazu z wykorzystaniem układów FPGA oraz płytki TYSOM firmy Aldec z układem xc7z030. Algorithm implementation of image recognition, using FPGA logic, based on TYSOM Aldec board and chip Zynq xc7z030. prof. dr hab. inż. Stanisław Szczepański mgr inż. Wojciech Żebrowski (Alatek) Celem pracy jest opracowanie algorytmu do rozpoznawania obiektów. Opracowany algorytm powinien zostać zaimplementowany w urządzeniu z procesorem Cortex A9 i umożliwiać wykorzystanie algorytmu w systemie operacyjnym Linux (Petalinux lub Android). 1. Opracowanie algorytmu do rozpoznawania obiektów. 2. Zaprojektowanie systemu w oparciu o wybrane czujniki. 3. Wykonanie modelu fizycznego w postaci programu implementowalnego do FPGA jako IPcore, części warstwy fizycznej przetwarzana przez procesor Cortex A9). 4. Opracowanie sterowników dla systemu operacyjnego Linux. 5. Przyśpieszenie aplikacji z użyciem środowiska Xilinx SDSOC. 6. Napisanie aplikacji dla smartfona z systemem Android. [1.] Louise H.Crockett Ross A. Elliot Martin A. Enderwitz Robert W. Stewart Department of Electronic and Electrical Engineering University of Strathclyde Glasgow, Scotland, UK Embedded Processing with the ARM Cortex -A9 on the Xilinx Zynq All Programmable SoC.edition 1 year [2.] Kevin Ashton, "That 'Internet of Things' Thing", RFID Journal, 22 June [3.] Kevin Ashton Internet of Things year [4.] Bruce Eckel - Thinking In C Edycja Polska [5.] Peter Flake System Verilog for Design rok [6.] Roman Wantoch-Rekowski Android w praktyce : projektowanie aplikacji rok Projekt dotyczy algorytmu rozpoznawania obiektów: znaki drogowe, pasy drogowe, piesi, z użyciem logiki FPGA i procesor Cortex A9. Opracowanie i implementacja algorytmu lokalizacji obiektów z wykorzystaniem technologii FPGA oraz płytki TYSOM firmy Aldec z układem xc7z030. Algorithm implementation of object location using FPGA logic, based on TYSOM Aldec board and chip Zynq xc7z030. prof. dr hab. inż. Stanisław Szczepański mgr inż. Wojciech Żebrowski (Alatek) Celem pracy jest opracowanie algorytmu do lokalizacji obiektów w przestrzeni. Opracowany algorytm powinien zostać zaimplementowany w urządzeniu z procesorem Cortex A9 i umożliwiać wykorzystanie algorytmu w systemie operacyjnym Linux (Petalinux lub Android). 1. Opracowanie algorytmu do lokalizacji obiektów.

3 2. Zaprojektowanie systemu w oparciu o wybrane czujniki. 3. Wykonanie modelu fizycznego w postaci programu implementowalnego do FPGA jako IPcore (część warstwy fizycznej przetwarzana przez procesor Cortex A9). 4. Opracowanie sterowników dla systemu operacyjnego Linux. 5. Przyśpieszenie aplikacji z użyciem środowiska Xilinx SDSOC. 6. Napisanie aplikacji dla smartfona z systemem Android zbierającej dane statystyczne o zmianie położenia obiektów. [1.] Louise H.Crockett Ross A. Elliot Martin A. Enderwitz Robert W. Stewart Department of Electronic and Electrical Engineering University of Strathclyde Glasgow, Scotland, UK Embedded Processing with the ARM Cortex -A9 on the Xilinx Zynq All Programmable SoC.edition 1 year [2.] Kevin Ashton, "That 'Internet of Things' Thing", RFID Journal, 22 June [3.] Kevin Ashton Internet of Things year [4.] Bruce Eckel - Thinking In C Edycja Polska [5.] Peter Flake System Verilog for Design rok [6.] Roman Wantoch-Rekowski Android w praktyce : projektowanie aplikacji rok Projekt dotyczy algorytmu lokalizowania obiektów, zbierania danych statystycznych na temat śledzonych obiektów z użyciem logiki FPGA i procesora Cortex A9. Analiza tunelowania elektronów w nanotranzystorach z krzemowymi kanałami i metalowymi źródłami i drenami. Analysis of electron tunneling in nanotransistors with Si channels and metal sources and drains. dr hab. inż. Piotr Płotka dr hab. inż. Piotr Płotka W nanotranzystorach krzemowych istotna część czasu przelotu tranzystorów przypada na pokonanie obszarów opróżnionych z nośników ładunku elektrycznego po obu stronach bariery potencjału, to jest w źródle i w drenie. Wykonanie źródeł i drenów z metalu, n.p. z wolframu i wykorzystanie bezpośredniego tunelowania elektronów ze źródła do drenu przez warstwę krzemu pozwoliłoby skrócić drogę przelotu elektronów, a w rezultacie czas przelotu. Celem pracy jest symulacja gęstości prądu tunelujących elektronów w takich przyrządach z kanałami o długości pojedynczych nanometrów. 1. Zapoznanie się ze stanem wiedzy nt. fizyki działania nanotranzystorów. 2. Zapoznanie się ze stanem wiedzy nt. mechanizmów przewodnictwa w skali nanometrowej i z modelami energiapseudopęd krzemu. 3. Zapoznanie się z metodami symulacji tunelowania elektronów. 4. Symulacja tunelowania elektronów ze źródła do drenu w kanale tranzystora w skali pojedynczych nanometrów.

4 5. Ocena wpływu tunelowania na charakterystyki nanotranzystorów. [1.] J. Nishizawa, P. Płotka, T. Kurabayashi, "Ballistic and tunneling GaAs static induction transistors: Nano-devices for THz electronics", IEEE Trans. on Electron Devices, vol. 49, ss , lipiec 2002 [2.] S.M. Sze, K.Ng. Kwok, M.S. Shur, Physics of Semiconductor Devices, Wiley 2006 [3.] M.S. Shur, Physics of Semiconductor Devices, Prentice Hall 1990 [4.] D. K. Ferry and S. M. Goodnick, Transport in Nanostructures, Cambridge, U.K.: Cambridge Univ. Press, 1997 [5.] J. N. Schulman andy.-c. Chang, New method for calculating electronic properties of superlattices using complex band structures, Phys. Rev. B, vol. 24, pp , Projekt pojemnościowych połączeń pomiędzy układami scalonymi i przepustów przez płytkę krzemową. Design of capacitance-type interconnections between integrated circuits and through-silicon-vias. dr hab. inż. Piotr Płotka Współczesne układy scalone wymagają wykorzystania wielu wejść i wyjść. Wymagana przepustowość pojedynczego wejścia/wyjścia może przekraczać 10 Gbit/s. W celu zwiększenia przepustowości rozważa się zastosowanie sprzężeń pojemnościowych, indukcyjnych lub w postaci izolowanych galwanicznie odcinków linii transmisyjnych. Celem pracy jest projekt takich wyprowadzeń układu scalonego, które umożliwią łączenie układów scalonych przez ułożenie jednego chipu nad drugim i dociśnięcie, co mogłoby być zastosowane np. dla procesora i pamięci RAM. 1. Zapoznanie się ze stanem wiedzy nt. galwanicznie izolowanych doprowadzeń układu scalonego. 2. Zaprojektowanie współosiowego przepustu metalizacji przez płytkę krzemową, o wysokiej przepustowości. 3. Zaprojektowanie w warstwach metalizacji ścieżek połączonych z przepustem, tak aby po odpowiednim zbliżeniu do innego chipu utworzyły sprzęgacz pojemnościowy lub sprzęgacz indukcyjny. 4. Symulacja właściwości takich przepustów i sprzęgaczy przy użyciu dostępnego na Wydz. ETI oprogramowania do projektowania cienkowarstwowych układów mikrofalowych. 5. Analiza wyników symulacji dla oceny przydatności zaprojektowanych sprzęgaczy do połączeń między układami scalonymi. [1.] Ron Ho, Robert Drost (eds.), Coupled Data Communication Techniques for High-Performance and Low-Power Computing, Springer, 2010.

5 [2.] Taehyoun Oh, "High Performance Multi-Channel High-Speed I/O Circuits", Springer [3.] Marek Zmuda, "Analysis and Design of coupling Structures for High Speed Chip-to Chip Data Transmission Monitoring", rozprawa doktorska, WETI PG, 2013 [4.] Daito, M. i in. "Capacitively Coupled Non-Contact Probing Circuits for Membrane-Based Wafer-Level Simultaneous Testing", IEEE Journal of Solid-State Circuits, Vol. 46, pp , 2011 Projekt wykonanych w technologii MEMS przepustów przez płytkę krzemową i sprężynowych połączeń pomiędzy układami scalonymi. Design of fabricated with MEMS technology through-silicon-vias and spring-type connections between integrated circuits. dr hab. inż. Piotr Płotka Współczesne układy scalone wymagają wykorzystania wielu wejść i wyjść. Wymagana przepustowość pojedynczego wejścia/wyjścia może przekraczać 10 Gbit/s. W celu zwiększenia przepustowości stosuje się linie transmisyjne, jak w technice mikrofalowej. Celem pracy jest projekt takich wyprowadzeń układu scalonego, które umożliwią łączenie układów scalonych przez ułożenie jednego chipu nad drugim i dociśnięcie, co mogłoby być zastosowane np. dla procesora i pamięci RAM. Kontakt pomiędzy chipami powinny zapewnić sprężyny wykonane w technice MEMS. 1. Zapoznanie się ze stanem wiedzy nt. doprowadzeń układów scalonych. 2. Zapoznanie się z wykonywaniem metalicznych sprężyn w technologii MEMS. 3. Zaprojektowanie współosiowego przepustu metalizacji przez płytkę krzemową, o wysokiej przepustowości. 4. Zaprojektowanie w warstwach metalizacji ścieżek i sprężyny MEMS połączonych z przepustem, tak aby po dociśnięciu do innego chipu utworzyły połączenie o wysokiej przepustowości danych. 5. Symulacja właściwości takich przepustów i sprzęgaczy przy użyciu dostępnego na Wydz. ETI oprogramowania do projektowania cienkowarstwowych układów mikrofalowych. 6. Analiza wyników symulacji dla oceny przydatności zaprojektowanych sprzęgaczy do połączeń między układami scalonymi. [1.] Ron Ho, Robert Drost (eds.), Coupled Data Communication Techniques for High-Performance and Low-Power Computing, Springer, [2.] Taehyoun Oh, "High Performance Multi-Channel High-Speed I/O Circuits", Springer [3.] Ki Bang Lee, "Principles of Microelectromechanical Systems", Wiley-IEEE Press, 2011 [4.] Vijay K. Varadan, K. J. Vinoy, K. A. Jose, and Udo Zoelzer, RF Mems & Their Applications, Wiley, 2002

6 [5.] Xu, Z., & Lu, J. Q., Three-dimensional coaxial throughsilicon-via (TSV) design, IEEE Electron Device Letters, vol. 33, No. 10, pp , 2012 [6.] Adamshick, S., Coolbaugh, D., & Liehr, M., Feasibility of coaxial through silicon via 3D integration, Electronics Letters, vol. 49, No.1 16, pp , 2013 Ułamkowy dzielnik częstotliwości do pętli synchronizacji fazy. Fractional-N frequency divider for phase locked loop. dr hab. inż. Grzegorz Blakiewicz Opracowanie koncepcji, schematu elektrycznego oraz projektu bloku funkcjonalnego do układu scalonego w technologii CMOS realizującego funkcję ułamkowego dzielnika częstotliwości. Dzielnik powinien umożliwiać podział sygnału zegarowego o maksymalnej częstotliwości 100 MHz. Wartość współczynnika podziału ma być równa A+B/63, gdzie współczynniki A i B powinny być programowane z zakresu: A = 2 32, B = Zapoznanie się z zasadą działania i metodami projektowania pętli synchronizacji fazy z ułamkowymi dzielnikami częstotliwości. 2. Zapoznanie się ze sposobami realizacji ułamkowych dzielników częstotliwości. 3. Opracowanie schematu elektrycznego ułamkowego dzielnika częstotliwości. 4. Opracowanie topografii fragmentu układu scalonego CMOS realizującego ułamkowy dzielnik częstotliwości 5. Wykonanie serii symulacji weryfikujących działanie zaprojektowanego ułamkowego dzielnika częstotliwości. [1.] B. Razavi, Design of analog CMOS integrated circuits, Mc- Graw-Hill, [2.] Fractional/Integer-N PLL Basics, Technical Brief SWRA029, Texas Instruments, [3.] Dual Fractional-N/Integer-N Frequency Synthesizer, Data Sheet ADF4252, Analog Devices. [4.] Basics of Dual Fractional-N Synthesizers/PLLs, White Paper, SkyWorks, 2005.

7 Przetwornik cyfrowo-analogowy z modulacją sigma-delta. Digital-analog converter with sigma-delta modulation. dr hab. inż. Grzegorz Blakiewicz Opracowanie koncepcji, schematu elektrycznego oraz projektu bloku funkcjonalnego do układu scalonego w technologii CMOS realizującego funkcję przetwornika cyfrowo-analogowego. Przetwornik, wykorzystujący modulator sigma-delta, ma mieć rozdzielczość 8 bitów i maksymalną częstotliwość zegara 10 MHz. 1. Zapoznanie się z zasadą działania i metodami projektowania modulatorów sigma-delta oraz przetworników cyfrowoanalogowych. 2. Opracowanie schematu elektrycznego przetwornika cyfrowoanalogowego z modulatorem sigma-delta. 3. Opracowanie topografii fragmentu układu scalonego CMOS realizującego przetwornik cyfrowo-analogowy. 4. Wykonanie serii symulacji weryfikujących działanie zaprojektowanego przetwornika cyfrowo-analogowego. [1.] 1. P. E. Allen, CMOS Analog Circuit Design, 2nd ed., Oxford University Press, [2.] E. Janssen, A. Roermund, Look-Ahead Based Sigma-Delta Modulation, Springer, [3.] Application Note AN-283, Analog Devices. [4.] Y. Geerts, M. Steyaert, W. Sansen, Circuit Design Aspects of Multi-Bit Delta-Sigma Converters, Kluwer Academic Publishers, 2002 Projekt 10-bitowego przetwornika analogowo cyfrowego z sukcesywną aproksymacją w technologii CMOS. Design of 10-bit analog-to-digital converter based on a successive approximation in CMOS technology. dr inż. Jacek Jakusz Celem pracy jest zaprojektowanie schematu elektrycznego i topografii scalonego przetwornika analogowo-cyfrowego wykorzystującego zasadę sukcesywnej aproksymacji w technologii CMOS 180 nm. Przetwornik ma być zasilany napięciem 1,8V. Przetwornik musi osiągnąć rozdzielczość co najmniej 10 bitów przy prędkości przetwarzania nie mniejszej niż 1 Msps. Do projektu należy wykorzystać narzędzia PSpice, LTSpice i Cadence 1. Zapoznanie się z podstawami realizacji przetworników analogowo cyfrowych. 2. Opracowanie schematu elektrycznego przetwornika A/C. 3. Zaprojektowanie topografii przetwornika A/C. 4. Przeprowadzenie szczegółowych symulacji układu po ekstrakcji elementów pasożytniczych z topografii i optymalizacja parametrów przetwornika A/C. 5. Opracowanie uzyskanych wyników.

8 [1.] Specyfikacja wzmacniacza sporządzona przez opiekuna pracy [2.] Phillip E. Allen, Douglas R. Holberg, CMOS Analog Circuit Design, New York Oxford University Press 2002 [3.] D. Johns, K. Martin, Analog Integrated Circuit Design, John Wiley & Sons, Inc Badanie układów stabilizacji napięcia współbieżnego do filtrów CMOS na zakres bardzo wysokich częstotliwości. Study of common-mode stabilization circuits for very-high- frequency CMOS filters. dr inż. Waldemar Jendernalik Celem pracy jest zbadanie właściwości różnych układów stabilizacji napięcia współbieżnego (NW), które są stosowane w pełni różnicowych filtrach analogowych CMOS na zakres bardzo wysokich częstotliwości (VHF). Układy stabilizacji NW mają współpracować z filtrem na zakres do 100 MHz. Badane układy należy zaprojektować w technologii CMOS 0,18 µm (lub krótszej) w środowisku CADENCE VIRTUOSO. 1. Zapoznanie się z dotychczasowymi rozwiązaniami w pełni różnicowych filtrów analogowych CMOS VHF oraz stosowanych w nich układów stabilizacji napięcia współbieżnego. 2. Opracowanie filtru VHF z różnymi wariantami stabilizacji napięcia współbieżnego. 3. Opracowanie topografii filtru i układów stabilizacji NW. 4. Wykonanie symulacji typu post-layout. [1.] Publikacje z bazy IEEE. [2.] J. Glinianowicz, et all. High-frequency two-input CMOS OTA for continuous-time filter applications, IEE Proceedings-Circuits Devices And Systems [3.] W. Jendernalik, et all. Highly linear CMOS triode transconductor for VHF applications, IET Circuits, Devices & Systems [4.] M. Abdulaziz, et all. A 4 th order Gm-C filter with 10MHz bandwidth and 39dBm IIP3 in 65nm CMOS, European Solid State Circuits Conference [5.] Phillip E. Allen, Douglas R. Holberg CMOS Analog Circuit Design. [6.] D. Johns, K. Martin, Analog Integrated Circuit Design.

9 Układ pomiarowy elektrochemicznej spektroskopii impedancyjnej bramki tranzystora ISFET z różnorodnymi warstwami molekularnymi. Measurement system for Electrochemical Impedance Spectroscopy of the ISFET's gate with various molecular layers. dr inż. Maciej Kokot prof. dr hab. inż. Tadeusz Ossowski, wydz. Chemii Uniwersytetu Gdańskiego Zaprojektowanie i wykonanie zmodyfikowanego układu potencjostatu dodatkowo pozwalającego na odpowiednią polaryzację tranzystora ISFET i jego pracę jako elektroda robocza. Układ powinien stwarzać możliwość pomiarów dla różnych częstotliwości w zakresie do ok. 10 khz. 1. Projekt i wykonanie analogowej części potencjostatu z dodatkami polaryzującymi tranzystor ISFET z uwzględnieniem analizy stabilności układu. 2. Projekt i wykonanie części z przetwornikami A/D i D/A. 3. Projekt, wykonanie i oprogramowanie modułu cyfrowego przetwarzania sygnałów z mikrokontrolerem sterującym. 4. Testowanie gotowego urządzenia, porównanie pomiarów z fabrycznym potencjostatem. [1.] Electrochemical Impedance Spectroscopy - Autolab Application Notes [2.] [3.] Sprzętowo-programowa implementacja algorytmu BLAST w układzie FPGA. Hardware-software implementation of BLAST algorithm using FPGA. dr inż. Miron Kłosowski Celem pracy jest implementacja sprzętowo-programowa algorytmu BLAST (Basic Local Alignment Search Tool). Algorytm ten ma zastosowania w bioinformatyce do poszukiwania dopasowań sekwencji nukleotydów. 1. Analiza dostępnych materiałów źródłowych. 2. Podział na część sprzętową i programową. 3. Implementacja części programowej algorytmu w języku C. 4. Implementacja części sprzętowej algorytmu w postaci syntezowalnego kodu w języku VHDL. 5. Implementacja w układzie FPGA systemu demonstrującego działanie algorytmu BLAST. 6. Testowanie i pomiary wydajności implementacji. 7. Wnioski. [1.] S. Altschul, W. Gish, W. Miller, E. Myers, and D. Lipman, Basic local alignment search tool, Journal of Molecular Biology, vol. 215, pp , [2.] Xia, Fei, Yong Dou, and Jinbo Xu. "FPGA-based accelerators for BLAST families with multi-seeds detection and parallel

10 extension,"bioinformatics and Biomedical Engineering, ICBBE The 2nd International Conference on. IEEE, [3.] E. Sotiriades, and A. Dollas. "A general reconfigurable architecture for the BLAST algorithm," The Journal of VLSI Signal Processing Systems for Signal, Image, and Video Technology 48.3 pp , Temat Przetworniki analogowo cyfrowe dla technologii CMOS firmy AMS. Analogue to digital converters for AMS CMOS technology. dr inż. Bogdan Pankiewicz Celem pracy jest zapoznanie się z technikami projektowania przetworników analogowo-cyfrowych zoptymalizowanych pod kontem technologii CMOS firmy AMS. W ramach pracy należy dokonać badania literaturowego, zaproponować projekty elektryczne wybranych realizacji, wykonać symulacje oraz projekty topografii. 1. Badania literaturowe. 2. Projekty przykładowych bloków przetworników analogowocyfrowych w technologiach CMOS firmy AMS. [1.] Dokumentacja pakietu CADENCE dostępna w postaci elektronicznej w zasobach katedry. [2.] Dokumentacja technologii CMOS firmy AMS dostępna w postaci elektronicznej w zasobach katedry. [3.] P. R. Gray, R. G. Meyer, Analysis and design of analog integrated circuits, John Wiley & Son, Inc Sprzętowo-programowe metody redukcji wypływu mgły i zamglenia na jakość obrazu. Hardware and sofware methods of haze and fog reduction in images. dr inż. Marek Wójcikowski Celem pracy jest analiza algorytmów redukcji wpływu mgły na jakość obrazu, w szczególności obrazu wideo. W wyniku powinna powstać propozycja algorytmu redukcji mgły z możliwością realizacji sprzętowoprogramowej, tj. z wykorzystaniem akceleratorów sprzętowych. Do opracowania algorytmu można wykorzystać prawo Koschmieder'a, biblioteki OpenCV oraz sprzętową akcelerację obliczeń równoległych (CUDA).W wyniku pracy powinien powstać algorytm możliwy do łatwej implementacji w sprzęcie wraz z modelem w języku Matlab lub C Analiza literatury, przegląd dostępnych algorytmów 2. Opracowanie metod pomiarów i analizy wyników w celu przygotowania porównania. 3. Opracowanie programowego modelu algorytmu. 4. Opis koncepcji sprzętowej alceleracji algorytmu.

11 5. Przedstawianie wyników jakościowych i wydajnościowych algorytmu. [1.] K. Gibson, D. Vo, T. Nguyen. An Investigation in Dehazing Compressed Images and Video. IEEE Transactions on Image Processing, Volume:21, Issue: 2 Feb [2.] K. He, J. Sun, X. Tang. Single Image Haze Removal Using Dark Channel Prior. [3.] Laurent CARAFFA, Jean Philippe Tarel. Daytime Fog Detection and Density Estimation with Entropy Minimisation. ISPRS Annals of the Photogrammetry, Remote Sensing and Spatial Information Sciences, Sep 2014, Switzerland. pp 25-31, [4.] R.Tadeusiewicz, P. Korohoda, Komputerowa analiza i przetwarzanie obrazów, WFPT, Sprzętowa implementacja transformaty Hough. Hardware Implementation of Hough transform. dr inż. Marek Wójcikowski Celem pracy jest opracowanie sprzętowego bloku realizującego transformatę Hough. Zadaniem dyplomanta jest opracowanie i porównanie różnych realizacji transformaty oraz ich sprzętowa weryfikacja z wykorzystaniem platformy ML-505 (Virtex-5) 1. Realizacja układów wejścia/wyjścia dla obrazów do ML Opracowanie algorytmów realizacji transformacji Hough. 3. Implementacja wybranych algorytmów. 4. Pomiary parametrów pracy i porównanie działających bloków. [1.] E.K.Jolly,M.Fleury, Multi-sector algorithm for hardware acceleration of the general Hough transform [2.] [3.] R.Tadeusiewicz, P. Korohoda, Komputerowa analiza i przetwarzanie obrazów