Proponowane tematy prac dyplomowych magisterskich 2017/2018 dla Katedry Systemów Mikroelektronicznych

Transkrypt

1 Katedra Systemów Mikroelektronicznych Gdańsk, Wydział ETI PG Proponowane tematy prac dyplomowych magisterskich 2017/2018 dla Katedry Systemów Mikroelektronicznych 1. Implementacja algorytmu uczącego dla zastosowań w reaktywnych i rekonfigurowalnych systemach wizyjnych revision z wykorzystaniem układów FPGA oraz płytki TySOM firmy Aldec z układem xc7z Optymalizacja poboru mocy, opracowanie algorytmu lokalizacji obiektów w ramach koncepcji Internetu rzeczy z wykorzystaniem platformy TySOM firmy Aldec z układem Zynq. 3. Implementacja algorytmu przetwarzania obrazu na bazie sieci neuronowej z wykorzystaniem układów FPGA oraz płytki TySOM firmy Aldec z układem Zynq Projekt wykonanych w technologii MEMS przepustów przez płytkę krzemową i sprężynowych połączeń pomiędzy układami scalonymi. 5. Projekt pojemnościowych połączeń pomiędzy układami scalonymi i przepustów przez płytkę krzemową. 6. Projekt połączeń między układami scalonymi z wyprowadzeniami w postaci linii transmisyjnych prowadzonych w otworach w chipie. 7. Sprzętowo wspomagany podział obrazu na segmenty typu "superpixel". 8. Segmentacja strumienia wideo z wykorzystaniem statystycznych modeli tła. 9. Scalony stabilizator o małym spadku napięcia. 10. Przetwornik cyfrowo - analogowy z modulatorem sigma - delta. 11. Pętla synchronizacji opóźnienia DLL. 12. Projekt wzmacniacza transkonduktancyjnego przeznaczonego do budowy analogowych filtrów scalonych bardzo małych częstotliwości. 13. Projekt przetwornika analogowo cyfrowego do przetwarzania sygnałów z czujników tensometrycznych. 14. Badanie układów stabilizacji napięcia współbieżnego dla filtrów CMOS na zakres bardzo wysokich częstotliwości. 15. Projekt niskoenergetycznego przetwornika analogowo - cyfrowego (A/C) typu slope w technologii CMOS. 16. Precyzyjny ultratermostat z modułem Peltiera i mikroprocesorowym sterowaniem. 17. Układ pomiarowy charakterystyk tranzystora ISFET stało i zmienno częstotliwościowych. 18. Implementacja przetwornika Digital-to-Time w układzie FPGA. 19. Zastosowanie sprzętowej implementacji algorytmów bioinformatycznych do obliczania dysparycji w obrazowaniu stereoskopowym. 20. Programowalna cyfrowa komórka wejścia - wyjścia w technologii CMOS. 21. Wielowyjściowy wzmacniacz transkonduktancyjny CMOS z wykorzystaniem komórki wtórnika/inwertera prądowego.

2 1. Liczba wykonawców Implementacja algorytmu uczącego dla zastosowań w reaktywnych i re-konfigurowalnych systemach wizyjnych revision z wykorzystaniem układów FPGA oraz płytki TySOM firmy Aldec z układem xc7z030. Adopting convolution neural network to responsive and reconfigurable vision systems revision use FPGA and TySOM board with chip xc7z030 prof. dr hab. inż. Stanisław Szczepański mgr inż. Wojciech Żebrowski (Alatek) Celem pracy jest przygotowanie algorytmu uczącego sztuczną sieć do zastosowań w systemach wbudowanych. Opracowany algorytm powinien zostać, optymalizowany do zasobów FPGA, zaimplementowany w urządzeniu z procesorem Cortex A9. Wykorzystanie algorytmu możliwe w systemie operacyjnym Linux (Petalinux lub ubuntu). 1. Opracowanie algorytmu CNN z użyciem warstw i funkcji dostępnych w oprogramowaniu Caffe Model. 2. Nauczenie urządzenia z użyciem bazy zdjęć do wykrywania obiektu. 3. Wykonanie modelu fizycznego w postaci programu implementowanego do FPGA jako IPcore, część warstwy fizycznej przetwarzana przez procesor Cortex A9. 4. Opracowanie sterowników dla systemu operacyjnego Linux. 5. Przyśpieszenie aplikacji z użyciem środowiska Xilinx SDSoC, SDAccel. 6. Przygotowanie autorskiego optymalnego modelu IPcore z wykorzystaniem technologii FPGA 7. Wizualizacja wyników działania algorytmu: aplikacja Android. 1. Louise H.Crockett Ross A. Elliot Martin A. Enderwitz Robert W. Stewart Department of Electronic and Electrical Engineering University of Strathclyde Glasgow, Scotland, UK Embedded Processing with the ARM Cortex -A9 on the Xilinx Zynq All Programmable SoC.edition 1 year Bruce Eckel - Thinking In C Edycja Polska Peter Flake System Verilog for Design rok Roman Wantoch-Rekowski Android w praktyce: projektowanie aplikacji rok R. A. Kosiński "Sztuczne sieci neuronowe dynamika nieliniowa i chaos ", Wyd. Naukowo-Techniczne, Warszawa, 2002, wydanie drugie 2004, wydanie trzecie Artificial neural networks nonlinear dynamics and chaos 1-2 osoby

3 2. Optymalizacja poboru mocy, opracowanie algorytmu lokalizacji obiektów w ramach koncepcji Internetu rzeczy z wykorzystaniem platformy TySOM firmy Aldec z układem Zynq. Power optimize and developing an Internet of Things object localization algorithm based on Aldec TySOM platform with the Zynq module. prof. dr hab. inż. Stanisław Szczepański mgr inż. Wojciech Żebrowski (Alatek) Celem pracy jest opracowanie algorytmu do lokalizacji obiektów w przestrzeni, używanego w ramach Internetu rzeczy. Zrealizowany model systemu powinien zostać poddany optymalizacji pod kątem pobieranej mocy np. z użyciem zasilania bezprzewodowego czujników. 1. Opracowanie algorytmu do lokalizacji obiektów. 2. Zaprojektowanie systemu w oparciu o wybrane czujniki. 3. Wykonanie warstwy sprzętowej w postaci bloku własności intelektualnej w układzie FPGA oraz warstwy oprogramowania z użyciem procesora ARM Cortex A9. 4. Opracowanie sterowników dla systemu operacyjnego Linux. 5. Optymalizacja pobieranej mocy w systemie. 1. Ashton K.: That Internet of Things Thing, RFID Journal, Vermesan O., Friess P.: Internet of Things From Research and Innovation to Market Deployment, River Publishers, Denmark Kellmereit D., Obodovski D.: The silent intelligence, DnD Ventures, San Francisco, California, McEvan A., Cassimally H.: Designing the Internet of Things, Wiley, Aldec Team: Technical Specification TySOM-1-7Z030, Aldec, Revision 1.5, July 20th, Crockett L., Elliot R., Enderwitz M., Stewart R.: The Zynq Book, Department of Electronic and Electrical Engineering, University of Strathclyde, Glasgow, Scotland, UK, 2014.

4 3. Implementacja algorytmu przetwarzania obrazu na bazie sieci neuronowej z wykorzystaniem układów FPGA oraz płytki TySOM firmy Aldec z układem Zynq Algorithm implementation of image recognition based on neural network, using FPGA logic and TySOM Aldec board with chip Zynq prof. dr hab. inż. Stanisław Szczepański mgr inż. Piotr Czak (Alatek) Celem pracy jest optymalizacja algorytmu do rozpoznawania obiektów pod kątem szybkości jego działania, mocy obliczeniowej. Opracowany algorytm powinien zostać zaimplementowany w urządzeniu jako IPCore w logice programowalnej FPGA i procesorem Cortex A9. Wykonane urządzenie powinno pracować w systemie operacyjnym Linux z użyciem drivera sterującego urządzeniem do wykrywania obiektów. 1. Przegląd algorytmów NN, wybranie drogi opracowania algorytmu NN dla układów programowalnych. 2. Zaprojektowanie systemu z użyciem kamerki USB. 3. Optymalizacja szybkości działania algorytmu - wykonanie modelu fizycznego w postaci programu implementowanego do FPGA jako IPcore, część warstwy fizycznej przetwarzana przez procesor Cortex A9. 4. Porównanie przygotowanego algorytmu z innymi dostępnymi algorytmami przetwarzania obrazu na bazie sieci neuronowej. 5. Opracowanie sterowników dla systemu operacyjnego Linux. 6. Wizualizacja wyników działania algorytmu w aplikacji Android. [1.] Louise H.Crockett Ross A. Elliot Martin A. Enderwitz Robert W.Stewart Department of Electronic and Electrical Engineering University of Strathclyde Glasgow, Scotland, UK Emedded Processing with the ARM@Cortex -A9 on the Xilinx Zynq All Programmable SoC edition 1 year [2.] Bruce Eckel - Thinking In C Edycja Polska [3.] Peter Flake System Verilog for Design rok [4.] Roman Wantuch-Rekowski Android w praktyce: projektowanie aplikacji rok 2014 [5.] R.A. Kosiński Sztuczne sieci neuronowe dynamika nieliniowa i chaos, Wyd. Naukowo-Techniczne, Warszawa, 2002, wydanie drugie 2004, wydanie trzecie 2006 Projekt dotyczy rozpoznawania obiektów z wykorzystaniem sieci neuronowych w czasie rzeczywistym.

5 4. Projekt wykonanych w technologii MEMS przepustów przez płytkę krzemową i sprężynowych połączeń pomiędzy układami scalonymi. Design of fabricated with MEMS technology through-siliconvias and spring-type connections between integrated circuits. dr hab. inż. Piotr Płotka dr hab. inż. Piotr Płotka Współczesne układy scalone wymagają wykorzystania wielu wejść i wyjść. Wymagana przepustowość pojedynczego wejścia/wyjścia może przekraczać 10 Gbit/s. W celu zwiększenia przepustowości stosuje się linie transmisyjne, jak technice mikrofalowej. Celem pracy jest projekt takich wyprowadzeń układu scalonego, które umożliwią łączenie układów scalonych przez ułożenie jednego chipu nad drugim i dociśnięcie, co mogłoby być zastosowane np. dla procesora i pamięci RAM. Kontakt pomiędzy chipami powinny zapewnić sprężyny wykonane w technice MEMS. 1. Zapoznanie się ze stanem wiedzy nt. doprowadzeń układów scalonych. 2. Zapoznanie się z wykonywaniem metalicznych sprężyn w technologii MEMS. 3. Zaprojektowanie współosiowego przepustu metalizacji przez płytkę krzemową, o wysokiej przepustowości. 4. Zaprojektowanie w warstwach metalizacji ścieżek i sprężyny MEMS połączonych z przepustem, tak aby po dociśnięciu do innego chipu utworzyły połączenie o wysokiej przepustowości danych. 5. Symulacja właściwości takich przepustów i sprzęgaczy przy użyciu dostępnego na Wydz. ETI oprogramowania do projektowania cienkowarstwowych układów mikrofalowych. 6. Analiza wyników symulacji dla oceny przydatności zaprojektowanych sprzęgaczy do połączeń między układami scalonymi. 1. Ron Ho, Robert Drost (eds.), Coupled Data Communication Techniques for High-Performance and Low-Power Computing, Springer, Taehyoun Oh, "High Performance Multi-Channel High- Speed I/O Circuits", Springer Ki Bang Lee, "Principles of Microelectromechanical Systems", Wiley-IEEE Press, Vijay K. Varadan, K. J. Vinoy, K. A. Jose, and Udo Zoelzer, RF Mems & Their Applications, Wiley, Xu, Z., & Lu, J. Q., Three-dimensional coaxial throughsilicon-via (TSV) design, IEEE Electron Device Letters, vol. 33, No. 10, pp , Adamshick, S., Coolbaugh, D., & Liehr, M., Feasibility of

6 coaxial through silicon via 3D integration, Electronics Letters, vol. 49, No.1 16, pp , 2013

7 5. Projekt pojemnościowych połączeń pomiędzy układami scalonymi i przepustów przez płytkę krzemową. Design of capacitance-type interconnections between integrated circuits and through-silicon-vias. dr hab. inż. Piotr Płotka dr hab. inż. Piotr Płotka Współczesne układy scalone wymagają wykorzystania wielu wejść i wyjść. Wymagana przepustowość pojedynczego wejścia/wyjścia może przekraczać 10 Gbit/s. W celu zwiększenia przepustowości rozważa się zastosowanie sprzężeń pojemnościowych, indukcyjnych lub w postaci izolowanych galwanicznie odcinków linii transmisyjnych. Celem pracy jest projekt takich wyprowadzeń układu scalonego, które umożliwią łączenie układów scalonych przez ułożenie jednego chipu nad drugim i dociśnięcie, co mogłoby być zastosowane np. dla procesora i pamięci RAM. 1. Zapoznanie się ze stanem wiedzy nt. galwanicznie izolowanych doprowadzeń układu scalonego. 2. Zaprojektowanie współosiowego przepustu metalizacji przez płytkę krzemową, o wysokiej przepustowości. 3. Zaprojektowanie w warstwach metalizacji ścieżek połączonych z przepustem, tak aby po odpowiednim zbliżeniu do innego chipu utworzyły sprzęgacz pojemnościowy. 4. Symulacja właściwości takich przepustów i sprzęgaczy przy użyciu dostępnego na Wydz. ETI oprogramowania do projektowania cienkowarstwowych układów mikrofalowych. 5. Analiza wyników symulacji dla oceny przydatności zaprojektowanych sprzęgaczy do połączeń między układami scalonymi. 1. Ron Ho, Robert Drost (eds.), Coupled Data Communication Techniques for High-Performance and Low-Power Computing, Springer, Taehyoun Oh, "High Performance Multi-Channel High- Speed I/O Circuits", Springer Marek Zmuda, "Analysis and Design of coupling Structures for High Speed Chip-to Chip Data Transmission Monitoring", rozprawa doktorska, WETI PG, Daito, M. i in. "Capacitively Coupled Non-Contact Probing Circuits for Membrane-Based Wafer-Level Simultaneous Testing", IEEE Journal of Solid-State Circuits, Vol. 46, pp , 2011

8 6. Projekt połączeń między układami scalonymi z wyprowadzeniami w postaci linii transmisyjnych prowadzonych w otworach w chipie. Design of interconnections between integrated circuits using transmission lines located in through chip holes. dr hab. inż. Piotr Płotka dr hab. inż. Piotr Płotka Współczesne układy scalone wymagają wykorzystania wielu wejść i wyjść. Wymagana przepustowość pojedynczego wejścia/wyjścia może przekraczać 10 Gbit/s. W celu zwiększenia przepustowości rozważa się zastosowanie sprzężeń pojemnościowych oraz połączeń w postaci odcinków linii transmisyjnych. Celem pracy jest projekt takich wyprowadzeń układu scalonego, które umożliwią łączenie układów scalonych przez ułożenie jednego chipu nad drugim i dociśnięcie, co mogłoby być zastosowane np. dla procesora i pamięci RAM. 1. Zapoznanie się ze stanem wiedzy nt. galwanicznie izolowanych doprowadzeń układu scalonego. 2. Zaprojektowanie przepustu metalizacji przez płytkę krzemową, w postaci falowodu koplanarnego poprowadzonego na pionowej ścianie dużego otworu przepustowego w chipie. 3. Zaprojektowanie w warstwach metalizacji ścieżek połączonych z przepustem, tak aby po odpowiednim zbliżeniu do innego chipu utworzyły sprzęgacz pojemnościowy. 4. Symulacja właściwości takich przepustów i sprzęgaczy przy użyciu dostępnego na Wydz. ETI oprogramowania do projektowania cienkowarstwowych układów mikrofalowych. 5. Analiza wyników symulacji dla oceny przydatności zaprojektowanych sprzęgaczy do połączeń między układami scalonymi. 1. Ron Ho, Robert Drost (eds.), Coupled Data Communication Techniques for High-Performance and Low-Power Computing, Springer, Taehyoun Oh, "High Performance Multi-Channel High-Speed I/O Circuits", Springer Robert E. Collin, "Foundations for Microwave Engineering" (2nd ed.), McGraw-Hill David M. Pozar, "Microwave Engineering" (4th ed.), Wiley Marek Zmuda, "Analysis and Design of coupling Structures for High Speed Chip-to Chip Data Transmission Monitoring", rozprawa doktorska, WETI PG, Daito, M. i in. "Capacitively Coupled Non-Contact Probing Circuits for Membrane-Based Wafer-Level Simultaneous

9 Testing", IEEE Journal of Solid-State Circuits, Vol. 46, pp , 2011

10 7. Sprzętowo wspomagany podział obrazu na segmenty typu "superpixel". Hardware accelerated image segmentation into superpixels dr hab. inż. Marek Wójcikowski, prof. nadzw. PG Celem pracy jest analiza algorytmów wykorzystujących segmentację obrazu na superpiksele oraz realizacja modelu wybranego algorytmu segmentacji. W wyniku powinna powstać propozycja algorytmu z możliwością realizacji sprzętowoprogramowej, tj. z wykorzystaniem akceleratorów sprzętowych. W wyniku pracy powinien powstać algorytm możliwy do łatwej implementacji w sprzęcie wraz z modelem w języku Matlab lub C Analiza literatury, przegląd dostępnych algorytmów 2. Opracowanie metod pomiarów i analizy wyników w celu przygotowania porównania 3. Opracowanie programowego modelu algorytmu 4. Opis koncepcji sprzętowej akceleracji algorytmu 5. Przedstawianie wyników jakościowych i wydajnościowych algorytmu 1. Radhakrishna Achanta, Appu Shaji, Kevin Smith, Aurelien Lucchi, Pascal Fua, and Sabine Süsstrunk, SLIC Superpixels Compared to State-of-the-art Superpixel Methods, IEEE Transactions on Pattern Analysis and Machine Intelligence, vol. 34, num. 11, p , May Radhakrishna Achanta, Appu Shaji, Kevin Smith, Aurelien Lucchi, Pascal Fua, and Sabine Süsstrunk, SLIC Superpixels, EPFL Technical Report no , June Christopher M. Bishop, Pattern Recognition and Machine Learning, Springer 2007.

11 8. Segmentacja strumienia wideo z wykorzystaniem statystycznych modeli tła. Video stream segmentation using statistical background models. dr hab. inż. Marek Wójcikowski, prof. nadzw. PG Celem pracy jest analiza algorytmów wykorzystujących statystyczne modele tła oraz realizacja modelu wybranego algorytmu segmentacji. W wyniku powinna powstać propozycja algorytmu z możliwością realizacji sprzętowo-programowej, tj. z wykorzystaniem akceleratorów sprzętowych. W wyniku pracy powinien powstać algorytm możliwy do łatwej implementacji w sprzęcie wraz z modelem w języku Matlab lub C Analiza literatury, przegląd dostępnych algorytmów 2. Opracowanie metod pomiarów i analizy wyników w celu przygotowania porównania 3. Opracowanie programowego modelu algorytmu 4. Opis koncepcji sprzętowej akceleracji algorytmu 5. Przedstawianie wyników jakościowych i wydajnościowych algorytmu 1. Lipton, A.J.; Haering, N.;, "ComMode: an algorithm for video background modeling and object segmentation," Control, Automation, Robotics and Vision, ICARCV th International Conference on, vol.3, no., pp vol.3, 2-5 Dec Christopher M. Bishop, Pattern Recognition and Machine Learning, Springer 2007.

12 9. Scalony stabilizator o małym spadku napięcia. Integrated low drop voltage regulator dr hab. inż. G. Blakiewicz Opracowanie koncepcji, schematu elektrycznego oraz kompletnej topografii stabilizatora napięcia w technologii CMOS 180 nm. Wymagane parametry stabilizatora: napięcie wyjściowe programowane w zakresie od 1 V do 2,7 V z krokiem mniejszym niż 60 mv; napięcie wejściowe od 1,2 V do 3,3 V; maksymalny spadek napięcia między wejściem i wyjściem mniejszy niż 200 mv przy maksymalnym prądzie wyjściowym 50 ma. Zaprojektowany układ ma składać się z regulatora oraz stabilnego, skompensowanego termicznie źródła napięcia referencyjnego. 1. Zapoznanie się z zasadą działania i metodami projektowania zintegrowanych regulatorów o małym spadku napięcia. 2. Zapoznanie się z zasadą działania i metodami projektowania skompensowanych termicznie źródeł napięcia referencyjnego. 3. Opracowanie schematu elektrycznego regulatora i źródła napięcia referencyjnego. 4.Opracowanie topografii układu scalonego CMOS zawierającego scalony stabilizator o małym spadku napięcia. 5. Wykonanie serii symulacji weryfikujących działanie zaprojektowanego stabilizatora. 1. T. Carusone, D. Johns, K. Martin, Analog Integrated Circuits Design, 2nd ed, Wiley B. Razavi, Design of analog CMOS integrated circuits, Mc- Graw-Hill, P. E. Allen, CMOS Analog Circuit Design, 2nd ed., Oxford University Press, 2002.

13 10. Przetwornik cyfrowo-analogowy z modulatorem sigmadelta. Digital to analog converter with a sigma-delta modulator dr hab. inż. G. Blakiewicz Opracowanie koncepcji, schematu elektrycznego oraz kompletnej topografii przetwornika cyfrowo-analogowego w technologii CMOS 180 nm. Przetwornik, wykorzystujący modulator sigma-delta, ma mieć rozdzielczość 8 bitów i maksymalną częstotliwość zegara 10 MHz. 1. Zapoznanie się z zasadą działania i metodami projektowania modulatorów sigma-delta oraz przetworników cyfrowoanalogowych. 2. Opracowanie schematu elektrycznego przetwornika cyfrowoanalogowego z modulatorem sigma-delta. 3. Opracowanie topografii układu scalonego CMOS zawierającego przetwornik cyfrowo-analogowy. 4. Wykonanie serii symulacji weryfikujących działanie zaprojektowanego przetwornika cyfrowo-analogowego. 1. P. E. Allen, CMOS Analog Circuit Design, 2nd ed., Oxford University Press, E. Janssen, A. Roermund, Look-Ahead Based Sigma-Delta Modulation, Springer, Application Note AN-283, Analog Devices. 4. Y. Geerts, M. Steyaert, W. Sansen, Circuit Design Aspects of Multi-Bit Delta-Sigma Converters, Kluwer Academic Publishers, 2002.

14 11. Pętla synchronizacji opóźnienia DLL. Delay-locked loop DLL Dr hab. inż. G. Blakiewicz Opracowanie koncepcji, schematu elektrycznego oraz kompletnej topografii pętli synchronizacji opóźnienia (DLL - Delay-Locked Loop) w technologii CMOS 180 nm. Zaprojektowany układ ma generować cztery sygnały zegarowe, które są przesunięte w fazie o 90 O o częstotliwości 250 MHz. 1. Zapoznanie się z zasadą działania i metodami projektowania pętli synchronizacji opóźnienia. 2. Opracowanie schematu elektrycznego pętli synchronizacji opóźnienia. 3. Opracowanie topografii układu scalonego CMOS zawierającego pętlę synchronizacji opóźnienia. 4. Wykonanie serii symulacji weryfikujących działanie zaprojektowanej pętli synchronizacji opóźnienia. 1. B. Razavi, Design of analog CMOS integrated circuits, Mc- Graw-Hill, Jitter Transfer Characteristics of Delay-Locked Loops Theories and Design Techniques, M.-J. Edward Lee, et all. JSSC A Low-Power Small-Area 7.28-ps-Jitter 1-GHz DLL-Based Clock Generator Chulwoo Kim, et al. JSSC The Design and Analysis of a DLL-Based Frequency Synthesizer for UWB Application, Tai-Cheng Lee and Keng- Jan Hsiao. JSSC 2006

15 12. Projekt wzmacniacza transkonduktancyjnego przeznaczonego do budowy analogowych filtrów scalonych bardzo małych częstotliwości. Design of transconductance amplifier for ultra low frequency analog filter applications. dr inż. Jacek Jakusz Celem pracy jest zaprojektowanie schematu elektrycznego i topografii scalonego operacyjnego wzmacniacza transkonduktancyjnego (OTA) o wartościach transkonduktancji Gm rzędu ns, przeznaczonego do budowy w pełni scalonych filtrów analogowych pracujących w zakresie bardzo małych częstotliwości. Projekt należy wykonać dla technologii 0,35 µm lub 0,18 µm AMS CMOS wykorzystując oprogramowanie Cadence. 1. Opracowanie schematu elektrycznego wzmacniacza transkonduktancyjnego. 2. Przeprowadzenie symulacji komputerowych i optymalizacja parametrów wzmacniacza. 3. Zaprojektowanie topografii wzmacniacza OTA 4. Przeprowadzenie szczegółowych symulacji układu OTA po ekstrakcji elementów pasożytniczych z topografii 5. Zaprojektowanie przykładowego filtru scalonego i zbadanie symulacyjne jego parametrów 1. Phillip E. Allen, Douglas R. Holberg, CMOS Analog Circuit Design 2. D. Johns, K. Martin, Analog Integrated Circuit Design 3. A. Veeravalli, E. Sánchez-Sinencio and J. Silva-Martínez, Transconductance Amplifier Structures With Very Small Transconductances: A Comparative Design Approach, IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 37, NO. 6, JUNE 2002

16 13. Projekt przetwornika analogowo cyfrowego do przetwarzania sygnałów z czujników tensometrycznych. Design of an analogue-digital converter for strain gauges signals processing. dr inż. Jacek Jakusz Celem pracy jest zaprojektowanie i weryfikacja symulacyjna scalonego przetwornika analogowo-cyfrowego przeznaczonego do przetwarzania sygnałów z czujników tensometrycznych. Przetwornik musi posiadać rozdzielczość większą od 12 bitów. Projekt należy wykonać dla technologii 0,35 µm lub 0,18 µm AMS CMOS wykorzystując oprogramowanie Cadence. Zapoznanie się z typowymi realizacjami scalonych przetworników analogowo-cyfrowych Opracowanie schematu elektrycznego przetwornika. Opracowanie topografii układu scalonego i przeprowadzenie symulacji weryfikujących parametry projektu. 1. Phillip E. Allen, Douglas R. Holberg, CMOS Analog Circuit Design 2. D. Johns, K. Martin, Analog Integrated Circuit Design

17 14. Badanie układów stabilizacji napięcia współbieżnego dla filtrów CMOS na zakres bardzo wysokich częstotliwości. Study of common-mode stabilization circuits for very-highfrequency CMOS filters dr inż. Waldemar Jendernalik Celem pracy jest a) zbadanie właściwości różnych układów stabilizacji napięcia współbieżnego (NW), które są stosowane w pełni różnicowych filtrach analogowych CMOS na zakres bardzo wysokich częstotliwości (VHF), oraz b) zaprojektowanie wybranych rozwiązań pod kątem zastosowania w filtrze na zakres do 100 MHz. Układy należy zaprojektować w technologii CMOS 0,18 µm (lub krótszej) w środowisku CADENCE VIRTUOSO. 1. Zapoznanie się z dotychczasowymi rozwiązaniami w pełni różnicowych filtrów analogowych CMOS VHF oraz stosowanych w nich układów stabilizacji napięcia współbieżnego. 2. Opracowanie filtru VHF z różnymi wariantami stabilizacji napięcia współbieżnego. 3. Opracowanie topografii filtru i układów stabilizacji NW. 4. Wykonanie symulacji typu post-layout. 1. Publikacje z bazy IEEE. 2. J. Glinianowicz, et all. High-frequency two-input CMOS OTA for continuous-time filter applications, IEE Proceedings-Circuits Devices And Systems, W. Jendernalik, et all. Highly linear CMOS triode transconductor for VHF applications, IET Circuits, Devices & Systems, M. Abdulaziz, et all. A 4 th order Gm-C filter with 10MHz bandwidth and 39dBm IIP3 in 65nm CMOS, European Solid State Circuits Conference, Phillip E. Allen, Douglas R. Holberg CMOS Analog Circuit Design. 6. D. Johns, K. Martin Analog Integrated Circuit Design.

18 15. Projekt niskoenergetycznego przetwornika analogowo - cyfrowego (A/C) typu slope w technologii CMOS. Design of a low-energy slope analogue-to-digital (A/D) converter in CMOS technology dr inż. Waldemar Jendernalik Celem pracy jest zaprojektowanie przetwornika analogowocyfrowego (A/C) typu slope o niskim poborze energii (20-30 pj) na jedną konwersję. Przetwornik ma mieć rozdzielczość przynajmniej 9 bitów i ma być zasilany napięciem o wartości do 1,8 V. Projekt ma być wykonany w oprogramowaniu Cadence Virtuoso zgodnie z technologią CMOS 0,18 µm austriamicrosystems. 1. Zapoznanie się z przetwornikami A/C typu slope. 2. Rozpoznanie zagadnienia poboru energii przetworników A/C. 3. Zapoznanie się z komparatorami analogowymi stosowanymi w przetwornikach A/C. 4. Projekt elektryczny przetwornika i wykonanie symulacji. 5. Projekt topografii i weryfikacja post-layout. 1. Publikacje z bazy IEEE. 2. Dokumentacja technologii AMS AG (austriamicrosystems AG) 3. P.E. Allen, D.R. Holberg CMOS Analog Circuits Design, Oxford University Press, USA B. Pankiewicz, W. Jendernalik Projektowanie full-custom układów scalonych CMOS w środowisku Cadence Virtuoso, skrypt, Politechnika Gdańska, 2016.

19 16. Precyzyjny ultratermostat z modułem Peltiera i mikroprocesorowym sterowaniem. Precision ultrathermostat with the Peltier thermopile and microprocessor's controll. dr inż. Maciej Kokot Termostat chłodząco - grzejący z modułem Peltiera i sterowaniem PID. Układ ma służyć do dokładnego termostatowania (poniżej 100 mk) elektrochemicznych naczyń pomiarowych. Istotne jest zapewnienie możliwości wielopunktowego pomiaru temperatury i automatycznego strojenia się termostatu poprzez wyliczenie współczynników PID, a także ich ręcznej korekty. 1. Projekt i wykonanie części mechanicznej z modułem Peltiera i komorą termostatyczną2. Projekt i wykonanie części analogowej zasilającej moduł Peltiera i kondycjonującej sygnały z przetworników temperatury na napięcie.3. Projekt, wykonanie i oprogramowanie części cyfrowej z mikrokontorlerem sterującym oraz implementacja algorytmu PID i autostrojenia.4. Testowanie gotowego urządzenia, analiza dokładności i szybkości stabilizacji, porównanie z urządzeniami komercyjnymi. 5. Analiza celowości zastosowania wielopunktowego pomiaru temperatury. Różnorodne materiały dotyczące: - parametrów technicznych i zastosowań modułów Peltiera, - regulatorów PID i ich strojenia, - precyzyjnego pomiaru temperatury. Do znalezienia i opracowania przez magistranta

20 17. Układ pomiarowy charakterystyk tranzystora ISFET stało i zmienno częstotliwościowych. The measurement system for ISFET transistor DC and AC characteristics dr inż. Maciej Kokot Zaprojektowanie i wykonanie układu polaryzującego tranzystor ISFET oraz mierzącego jego charakterystyki. Układ powinien stwarzać możliwości pomiarów do 10 khz 7. Przegląd i dobór literatury 8. Projekt części analogowej układu 9. Dobór przetworników AD i DA 10. Oprogramowanie mikroprocesorowego układu sterującego 11. Wykonanie układu i testowanie układu Różnorodne materiały dotyczące: - tranzystorów ISFET - źródeł prądowych i napięciowych sterowanych - przetworników AD i DA - wzmacniaczy operacyjnych i ich stabilności Do znalezienia i opracowania przez magistranta

21 18. Implementacja przetwornika Digital-to-Time w układzie FPGA. FPGA implementation of Digital-to-Time converter. dr inż. Miron Kłosowski Celem pracy jest przegląd istniejących rozwiązań przetworników Digital-to-Time, a następnie implementacja sprzętowa w układzie FPGA zaproponowanego przetwornika oraz jego pomiary. 1. Przegląd literatury. 2. Wybór rozwiązania nadającego się do implementacji w dostępnym układzie FPGA. 3. Implementacja przetwornika w postaci syntezowalnego kodu w języku VHDL. 4. Opracowanie systemu pomiarowego demonstrującego działanie przetwornika. 5. Testy i pomiary przetwornika. 6. Wnioski i propozycje usprawnień. 1. Gordon W. Roberts, Mohammad Ali-Bakhshian; A Brief Introduction to Time-to-Digital and Digital-to-Time Converters; IEEE Transactions on Circuits and Systems II: Express Briefs; Year: 2010, Volume: 57, Issue: 3; Pages: , DOI: /TCSII Poki Chen, Po-Yu Chen, Juan-Shan Lai, Yi-Jin Chen; FPGA Vernier Digital-to-Time Converter With 1.58 ps Resolution and 59.3 Minutes Operation Range; IEEE Transactions on Circuits and Systems I: Regular Papers; Year: 2010, Volume: 57, Issue: 6; Pages: , DOI: /TCSI I. Vornicu, R. Carmona-Galán, A. Rodríguez-Vázquez; Wide range 8ps incremental resolution time interval generator based on FPGA technology; st IEEE International Conference on Electronics, Circuits and Systems (ICECS); Year: 2014, Pages: , DOI: /ICECS

22 19. Zastosowanie sprzętowej implementacji algorytmów bioinformatycznych do obliczania dysparycji w obrazowaniu stereoskopowym. Application of hardware implementation of bioinformatic algorithms to disparity calculation in stereoscopic imaging. dr inż. Miron Kłosowski Celem pracy jest adaptacja istniejących algorytmów bioinformatycznych stosowanych w wyszukiwaniu dopasowań sekwencji nukleotydów do obliczania dysparycji w obrazowaniu stereoskopowym. Następnie implementacja sprzętowa w układzie FPGA zaproponowanego algorytmu oraz jego testy i pomiary. 1. Przegląd i analiza literatury. 2. Wybór algorytmu nadającego się do adaptacji i implementacji w dostępnym układzie FPGA. 3. Implementacja wybranego algorytmu obliczania dysparycji w postaci kodu w języku C. 4. Implementacja wybranego algorytmu obliczania dysparycji w postaci syntezowalnego kodu w języku VHDL. 5. Opracowanie systemu demonstrującego działanie algorytmu zaimplementowanego w układzie FPGA. 6. Testy i pomiary wydajności implementacji. Porównanie wydajności implementacji sprzętowej i programowej. 7. Wnioski i propozycje usprawnień. 1. Romain Dieny, Jerome Thevenon, Jesus Martínez del Rincón, Jean-Christophe Nebel; Bioinformatics inspired algorithm for stereo correspondence; in: International Conference on Computer Vision Theory and Applications; Mar 2011, Vilamoura - Algarve, Portugal. 2. Longbin Chen, Rogerio Feris, Matthew Turk; Efficient partial shape matching using Smith-Waterman algorithm; 2008 IEEE Computer Society Conference on Computer Vision and Pattern Recognition Workshops; Year: 2008; Pages: 1-6, DOI: /CVPRW Mario Vigliar, Luca Puglia, Michele Fratello, Giancarlo Raiconi; SASCr2: Enhanced hardware string alignment coprocessor for stereo correspondence; rd Mediterranean Conference on Embedded Computing (MECO) Year: 2014; Pages: 56-61, DOI: /MECO

23 4. Luca Puglia, Mario Vigliar, Giancarlo Raiconi; Real-Time Low-Power FPGA Architecture for Stereo Vision; IEEE Transactions on Circuits and Systems II: Express Briefs Year: 2017, Volume: PP, Issue: 99; Pages: 1-1, DOI: /TCSII

24 20. Programowalna cyfrowa komórka wejścia - wyjścia w technologii CMOS. Programmable digital I/O cell in CMOS technology. dr inż. Bogdan Pankiewicz Celem niniejszej pracy magisterskiej są prace badawcze i projektowe dotyczące uniwersalnej cyfrowej komórki wejścia - wyjścia. Główne kierunki prac mają w pierwszej kolejności skupić się na umożliwieniu programowania szybkości pracy komórki. W konsekwencji planowane jest uzyskanie znacznych oszczędności zużywanej energii w stosunku do typowych układów wejścia - wyjścia stosowanych w układach scalonych CMOS. 1. Badania literaturowe. 2. Wykonanie projektów przykładowych uniwersalnych komórek wejścia-wyjścia w technologii CMOS. 1. Dokumentacja pakietu CADENCE dostępna w postaci elektronicznej w zasobach katedry. 2. Dokumentacja technologii CMOS firmy AMS i TSMC dostępna w postaci elektronicznej w zasobach katedry. 3. P. R. Gray, R. G. Meyer, Analysis and design of analog integrated circuits, John Wiley & Son, Inc

25 21. Wielowyjściowy wzmacniacz transkonduktancyjny CMOS z wykorzystaniem komórki wtórnika/inwertera prądowego. Multiple output CMOS OTA using current follower/inverter cell. dr inż. Bogdan Pankiewicz Celem niniejszej pracy magisterskiej są prace badawcze nad wzmacniaczem transkonduktancyjnym CMOS, który w swojej strukturze będzie zawierał komórkę wtórnika/inwertera prądowego przedstawionego w publikacji [1]. Główne kierunki prac mają w pierwszej kolejności skupić się na umożliwieniu zasilania układu niskimi napięciami. 1. Badania literaturowe. 2. Wykonanie projektów przykładowych uniwersalnych komórek wejścia-wyjścia w technologii CMOS. 1. B. Pankiewicz, Multiple output CMOS current amplifier, Bull. Pol. Acad. Sci. Tech. Sci., Vol. 64, Issue 2, Jun 2016, pp Dokumentacja pakietu CADENCE dostępna w postaci elektronicznej w zasobach katedry. 3. Dokumentacja technologii CMOS firmy AMS i TSMC dostępna w postaci elektronicznej w zasobach katedry. 4. P. R. Gray, R. G. Meyer, Analysis and design of analog integrated circuits, John Wiley & Son, Inc