Proponowane tematy prac dyplomowych magisterskich 2018/2019 z Katedry Systemów Mikroelektronicznych

Transkrypt

1 Katedra Systemów Mikroelektronicznych Wydział Elektroniki, Telekomunikacji i Informatyki Politechnika Gdańska Gdańsk, Proponowane tematy prac dyplomowych magisterskich 2018/2019 z Katedry Systemów Mikroelektronicznych 1. Przetwornik analogowo-cyfrowy ze składaniem sygnałów. 2. Przetwornik analogowo-cyfrowy z sukcesywną aproksymacją. 3. Segmentacja strumienia wideo z wykorzystaniem statystycznych modeli tła. 4. Sprzętowo wspomagany podział obrazu na segmenty typu "superpixel". 5. Wielowyjściowy wzmacniacz transkonduktancyjny CMOS z wykorzystaniem komórki wtórnika/inwertera prądowego. 6. Pojemnościowy czujnik zbliżeniowy z wykorzystaniem układu PSoC firmy Cypress. 7. Badanie układów stabilizacji napięcia współbieżnego dla filtrów CMOS na zakres bardzo wysokich częstotliwości. 8. Projekt przetwornika analogowo-cyfrowego (A/C) dla zastosowań w sensorach obrazu CMOS. 9. Zastosowanie sprzętowej implementacji algorytmów bioinformatycznych do obliczania dysparycji w obrazowaniu stereoskopowym. 10. Implementacja sprzętowa algorytmu MSA (Multiple Sequence Alignment) w układzie FPGA. 11. Projekt przetwornika analogowo-cyfrowego do przetwarzania sygnałów z czujników tensometrycznych. 12. Projekt uniwersalnego scalonego analogowego filtru CMOS. 13. Ekstrakcja wartości parametrów małosygnałowego modelu tranzystora MOS. 14. Projekt połączeń między układami scalonymi w postaci linii transmisyjnych prowadzonych po górnych powierzchniach chipów i łączonych przez sprężyny wytworzone technikami MEMS. 15. Szybkie projektowanie prostowników do konwersji energii RF na DC o poszerzonym paśmie pracy. 16. Wpływ topologii transformatora impedancji na charakterystyki pracy konwerterów energii RF na DC o poszerzonym paśmie pracy. 17. Automatyczna synteza cewek indukcyjnych w układach RFIC. 18. Minimalizacja przesłuchów pomiędzy chipem a obudową w systemach radiowych o dużej skali integracji.

2 1. Przetwornik analogowo-cyfrowy ze składaniem sygnałów. Folding analog to digital converter. dr hab. inż. G. Blakiewicz, prof. nadzw. PG Opracowanie koncepcji, schematu elektrycznego oraz topografii przetwornika analogowo-cyfrowego ze składaniem sygnałów w technologii CMOS 180 nm. Rozdzielczość przetwornika powinna być nie mniejsza niż 8 bitów, a maksymalna częstotliwość zegara co najmniej 1 MHz. 1. Zapoznanie się z zasadą działania i metodami projektowania przetworników analogowo-cyfrowy ze składaniem sygnałów. 2. Opracowanie schematu elektrycznego przetwornika. 3. Opracowanie topografii układu scalonego CMOS zawierającego przetwornik. 4. Wykonanie serii symulacji weryfikujących działanie zaprojektowanego przetwornika. [1.] T.C. Carusone, D.A. Johns, K.W. Martin, Analog Integrated Circuit Design, 2nd ed., Wiley [2.] P. E. Allen, CMOS Analog Circuit Design, 2nd ed., Oxford University Press, [3.] R. Plassche, Scalone przetworniki analogowo-cyfrowe i cyfrowo-analogowe, WKŁ Przetwornik analogowo-cyfrowy z sukcesywną aproksymacją. Successive approximation analog to digital converter. dr hab. inż. G. Blakiewicz, prof. nadzw. PG Opracowanie koncepcji, schematu elektrycznego oraz topografii przetwornika analogowo-cyfrowego z sukcesywną aproksymacją w technologii CMOS 180 nm. Rozdzielczość przetwornika powinna być nie mniejsza niż 8 bitów, a maksymalna częstotliwość zegara co najmniej 1 MHz. 1. Zapoznanie się z zasadą działania i metodami projektowania przetworników analogowo-cyfrowy z sukcesywną aproksymacją. 2. Opracowanie schematu elektrycznego przetwornika. 3. Opracowanie topografii układu scalonego CMOS zawierającego przetwornik. 4. Wykonanie serii symulacji weryfikujących działanie zaprojektowanego przetwornika. [1.] T.C. Carusone, D.A. Johns, K.W. Martin, Analog Integrated Circuit Design, 2nd ed., Wiley [2.] P. E. Allen, CMOS Analog Circuit Design, 2nd ed., Oxford University Press, [3.] R. Plassche, Scalone przetworniki analogowo-cyfrowe i cyfrowoanalogowe, WKŁ 2001.

3 3. Segmentacja strumienia wideo z wykorzystaniem statystycznych modeli tła. Video stream segmentation using statistical background models. dr hab. inż. Marek Wójcikowski, prof. nadzw. PG Celem pracy jest analiza algorytmów wykorzystujących statystyczne modele tła oraz realizacja modelu wybranego algorytmu segmentacji. W wyniku powinna powstać propozycja algorytmu z możliwością realizacji sprzętowo-programowej, tj. z wykorzystaniem akceleratorów sprzętowych. W wyniku pracy powinien powstać algorytm możliwy do łatwej implementacji w sprzęcie wraz z modelem w języku Matlab lub C Analiza literatury, przegląd dostępnych algorytmów. 2. Opracowanie metod pomiarów i analizy wyników w celu przygotowania porównania. 3. Opracowanie programowego modelu algorytmu. 4. Opis koncepcji sprzętowej akceleracji algorytmu. 5. Przedstawienie wyników jakościowych i wydajnościowych algorytmu. [1.] Lipton, A.J.; Haering, N.;, "ComMode: an algorithm for video background modeling and object segmentation," Control, Automation, Robotics and Vision, ICARCV th International Conference on, vol.3, no., pp vol.3, 2-5 Dec [2.] Christopher M. Bishop, Pattern Recognition and Machine Learning, Springer Sprzętowo wspomagany podział obrazu na segmenty typu "superpixel". Hardware accelerated image segmentation into superpixels. dr hab. inż. Marek Wójcikowski, prof. nadzw. PG Celem pracy jest analiza algorytmów wykorzystujących segmentację obrazu na superpiksele oraz realizacja modelu wybranego algorytmu segmentacji. W wyniku powinna powstać propozycja algorytmu z możliwością realizacji sprzętowo-programowej, tj. z wykorzystaniem akceleratorów sprzętowych. W wyniku pracy powinien powstać algorytm możliwy do łatwej implementacji w sprzęcie wraz z modelem w języku Matlab lub C Analiza literatury, przegląd dostępnych algorytmów. 2. Opracowanie metod pomiarów i analizy wyników w celu przygotowania porównania. 3. Opracowanie programowego modelu algorytmu. 4. Opis koncepcji sprzętowej akceleracji algorytmu. 5. Przedstawienie wyników jakościowych i wydajnościowych algorytmu. [1.] Radhakrishna Achanta, Appu Shaji, Kevin Smith, Aurelien Lucchi, Pascal Fua, and Sabine Süsstrunk, SLIC Superpixels Compared to State-of-the-art Superpixel Methods, IEEE Transactions on Pattern Analysis and Machine Intelligence, vol. 34, num. 11, p , May [2.] Radhakrishna Achanta, Appu Shaji, Kevin Smith, Aurelien Lucchi,

4 Pascal Fua, and Sabine Süsstrunk, SLIC Superpixels, EPFL Technical Report no , June [3.] Christopher M. Bishop, Pattern Recognition and Machine Learning, Springer Wielowyjściowy wzmacniacz transkonduktancyjny CMOS z wykorzystaniem komórki wtórnika/inwertera prądowego. Multiple output CMOS OTA using current follower/inverter cell. dr hab. inż. Bogdan Pankiewicz, prof. nadzw. PG Celem niniejszej pracy magisterskiej są prace badawcze nad wzmacniaczem transkonduktancyjnym CMOS, który w swojej strukturze będzie zawierał komórkę wtórnika/inwertera prądowego przedstawionego w publikacji [1]. Główne kierunki prac mają w pierwszej kolejności skupić się na umożliwieniu zasilania układu niskimi napięciami. 1. Badania literaturowe. 2. Propozycje rozwiązań układowych wzmacniaczy transkonduktancyjnych. 3. Wykonanie kilku projektów wzmacniaczy OTA z wykorzystaniem oprogramowania CAD firmy CADENCE. [1.] B. Pankiewicz, Multiple output CMOS current amplifier, Bull. Pol. Acad. Sci. Tech. Sci., Vol. 64, Issue 2, Jun 2016, pp [2.] Dokumentacja pakietu CADENCE dostępna w postaci elektronicznej w zasobach katedry. [3.] Dokumentacja technologii CMOS firmy AMS i TSMC dostępna w postaci elektronicznej w zasobach katedry. [4.] P. R. Gray, R. G. Meyer, Analysis and design of analog integrated circuits, John Wiley & Son, Inc Pojemnościowy czujnik zbliżeniowy z wykorzystaniem układu PSoC firmy Cypress. Capacitive proximity sensor with the use of Cypress PSoC chip. dr hab. inż. Bogdan Pankiewicz, prof. nadzw. PG Celem niniejszej pracy magisterskiej są prace badawcze nad pojemnościowym czujnikiem zbliżeniowym z wykorzystaniem układu Cypress PSoC. 1. Badania literaturowe. 2. Wykonanie projektu płytki drukowanej czujnika zbliżeniowego przystosowanego do wykorzystania z zestawem rozwojowym zawierającym układ z rodziny PSoC. 3. Uruchomienie i badania pomiarowe wykonanego prototypu czujnika. 4. Wykonanie projektu i uruchomienie prostej gry zręcznościowej, która mogłaby być obsługiwana bezdotykowo przez szybę z odległości kilkunastu centymetrów. [1.] Dokumentacja układów z rodziny PSoC firmy Cypress - dostępne na stronie producenta -

5 [2.] Dokumentacja AN Proximity Sensing with CapSense - dostępne na stronie 7. Badanie układów stabilizacji napięcia współbieżnego dla filtrów CMOS na zakres bardzo wysokich częstotliwości. Study of common-mode stabilization circuits for very-high-frequency CMOS filters. dr hab. inż. Waldemar Jendernalik Celem pracy jest a) zbadanie właściwości różnych układów stabilizacji napięcia współbieżnego (NW), które są stosowane w pełni różnicowych filtrach analogowych CMOS na zakres bardzo wysokich częstotliwości (VHF), oraz b) zaprojektowanie wybranych rozwiązań pod kątem zastosowania w filtrze na zakres do 100 MHz. Układy należy zaprojektować w technologii CMOS 0,18 µm (lub krótszej) w środowisku Cadence Virtuoso. 1. Zapoznanie się z dotychczasowymi rozwiązaniami w pełni różnicowych filtrów analogowych CMOS VHF oraz stosowanych w nich układów stabilizacji napięcia współbieżnego. 2. Opracowanie filtru VHF z różnymi wariantami stabilizacji napięcia współbieżnego. 3. Opracowanie topografii filtru i układów stabilizacji NW. 4. Wykonanie symulacji typu post-layout. [1.] Publikacje z bazy IEEE. [2.] J. Glinianowicz, et al. High-frequency two-input CMOS OTA for continuous-time filter applications, IEE Proceedings-Circuits Devices And Systems, [3.] W. Jendernalik, et all. Highly linear CMOS triode transconductor for VHF applications, IET Circuits, Devices & Systems, [4.] M. Abdulaziz, et al. A 4th order Gm-C filter with 10MHz bandwidth and 39dBm IIP3 in 65nm CMOS, European Solid State Circuits Conference, [5.] Phillip E. Allen, Douglas R. Holberg CMOS Analog Circuit Design. [6.] D. Johns, K. Martin Analog Integrated Circuit Design. [7.] Dokumentacja technologii CMOS firm AMS AG (austriamicrosystems AG) oraz TSMC. 8. Projekt przetwornika analogowo-cyfrowego (A/C) dla zastosowań w sensorach obrazu CMOS. Design of an analogue-to-digital converter (A/C) for applications in CMOS image sensors. dr hab. inż. Waldemar Jendernalik Celem pracy jest zaprojektowanie przetwornika analogowo-cyfrowego (A/C) o niskim poborze energii (poniżej 100 pj) na jedną konwersję oraz małej powierzchni topografii (mniejszej niż 1000 µm 2 ). Przetwornik ma mieć rozdzielczość przynajmniej 9 bitów i ma być zasilany napięciem o wartości do 1,8 V. Projekt ma być wykonany w oprogramowaniu Cadence Virtuoso zgodnie z technologią CMOS 0,18 µm firmy TSMC lub AMS (austriamicrosystems). 1. Zapoznanie się z przetwornikami A/C typu slope oraz z przetwornikami z sukcesywną aproksymacją.

6 2. Rozpoznanie zagadnienia poboru energii przetworników A/C. 3. Zapoznanie się z komparatorami analogowymi stosowanymi w przetwornikach A/C. 4. Projekt schematu elektrycznego przetwornika i wykonanie symulacji. 5. Projekt topografii i weryfikacja typu post-layout. [1.] Publikacje z bazy IEEE. [2.] P.E. Allen, D.R. Holberg CMOS Analog Circuits Design, Oxford University Press, USA [3.] B. Pankiewicz, W. Jendernalik Projektowanie full-custom układów scalonych CMOS w środowisku Cadence Virtuoso, skrypt, Politechnika Gdańska, [4.] Dokumentacja technologii CMOS firm TSMC oraz AMS AG (austriamicrosystems AG). 9. Zastosowanie sprzętowej implementacji algorytmów bioinformatycznych do obliczania dysparycji w obrazowaniu stereoskopowym. Application of hardware implementation of bioinformatic algorithms to disparity calculation in stereoscopic imaging. dr inż. Miron Kłosowski Celem pracy jest adaptacja istniejących algorytmów bioinformatycznych stosowanych w wyszukiwaniu dopasowań sekwencji nukleotydów do obliczania dysparycji w obrazowaniu stereoskopowym, a następnie implementacja sprzętowa w układzie FPGA zaproponowanego algorytmu oraz jego testy i pomiary. 1. Przegląd i analiza literatury. 2. Wybór algorytmu nadającego się do adaptacji i implementacji w dostępnym układzie FPGA. 3. Implementacja wybranego algorytmu obliczania dysparycji w postaci kodu w języku C. 4. Implementacja wybranego algorytmu obliczania dysparycji w postaci syntezowalnego kodu w języku VHDL. 5. Opracowanie systemu demonstrującego działanie algorytmu zaimplementowanego w układzie FPGA. 6. Testy i pomiary wydajności implementacji. Porównanie wydajności implementacji sprzętowej i programowej. 7. Wnioski i propozycje usprawnień. [1.] Romain Dieny, Jerome Thevenon, Jesus Martínez del Rincón, Jean-Christophe Nebel; Bioinformatics inspired algorithm for stereo correspondence; in: International Conference on Computer Vision Theory and Applications; Mar 2011, Vilamoura - Algarve, Portugal. [2.] Longbin Chen, Rogerio Feris, Matthew Turk; Efficient partial shape matching using Smith-Waterman algorithm; 2008 IEEE Computer Society Conference on Computer Vision and Pattern Recognition Workshops; Year: 2008; Pages: 1-6, DOI: /CVPRW [3.] Mario Vigliar, Luca Puglia, Michele Fratello, Giancarlo Raiconi; SASCr2: Enhanced hardware string alignment coprocessor for stereo correspondence; rd Mediterranean Conference on Embedded Computing (MECO).Year: 2014; Pages: 56-61, DOI: /MECO [4.] Luca Puglia, Mario Vigliar, Giancarlo Raiconi; Real-Time Low- Power FPGA Architecture for Stereo Vision; IEEE Transactions on Circuits and Systems II: Express Briefs.Year: 2017, Volume: PP, Issue: 99; Pages: 1-1, DOI: /TCSII

7 10. Implementacja sprzętowa algorytmu MSA (Multiple Sequence Alignment) w układzie FPGA. Hardware implementation of the MSA (Multiple Sequence Alignment) algorithm using the FPGA. dr inż. Miron Kłosowski Celem pracy jest przegląd algorytmów Multiple Sequence Alignment. Algorytmy te mają zastosowania w bioinformatyce do poszukiwania dopasowań wielu sekwencji nukleotydów. Po wyborze algorytmu powinna zostać zrealizowana jego implementacja sprzętowa w układzie FPGA oraz wykonane konieczne testy i pomiary. 1. Przegląd literatury. 2. Wybór algorytmu nadającego się do adaptacji i implementacji w dostępnym układzie FPGA. 3. Implementacja wybranego algorytmu w postaci kodu w języku C. 4. Implementacja wybranego algorytmu w postaci syntezowalnego kodu w języku VHDL. 5. Opracowanie systemu demonstrującego działanie algorytmu zaimplementowanego w układzie FPGA. 6. Testy i pomiary wydajności implementacji. Porównanie wydajności implementacji sprzętowej i programowej. 7. Wnioski i propozycje usprawnień. [1.] T. Oliver, B. Schmidt, D. Maskell, D. Nathan, R. Clemens; Multiple Sequence Alignment on an FPGA; 11th International Conference on Parallel and Distributed Systems (ICPADS'05) Year: 2005, Volume: 2; Pages: [2.] Atabak Mahram, Martin C. Herbordt; FMSA: FPGA-Accelerated ClustalW-Based Multiple Sequence Alignment through Pipelined Prefiltering; 2012 IEEE 20th International Symposium on Field- Programmable Custom Computing Machines; Year: 2012; Pages: [3.] Xu Lin, Zhang Peiheng, Bu Dongbo, Feng Shengzhong, Sun Ninghui; To accelerate multiple sequence alignment using FPGAs; Eighth International Conference on High-Performance Computing in Asia-Pacific Region (HPCASIA'05); Year: 2005;Pages: 5 pp Projekt przetwornika analogowo-cyfrowego do przetwarzania sygnałów z czujników tensometrycznych. Design of an analogue-digital converter for strain gauges signals processing. dr inż. Jacek Jakusz Celem pracy jest zaprojektowanie i weryfikacja symulacyjna scalonego przetwornika analogowo-cyfrowego przeznaczonego do przetwarzania sygnałów z czujników tensometrycznych. Przetwornik musi posiadać rozdzielczość większą od 12 bitów. Projekt należy wykonać dla technologii 0,35 μm lub 0,18 μm AMS CMOS wykorzystując oprogramowanie Cadence. 1. Zapoznanie się z typowymi realizacjami scalonych przetworników analogowo-cyfrowych. 2. Opracowanie schematu elektrycznego przetwornika. 3. Opracowanie topografii układu scalonego i przeprowadzenie

8 symulacji weryfikujących parametry projektu. 1. Phillip E. Allen, Douglas R. Holberg, CMOS Analog Circuit Design. 2. D. Johns, K. Martin, Analog Integrated Circuit Design. 12. magisterskiej (jęz. 8 pol.) Projekt uniwersalnego scalonego analogowego filtru CMOS. Design of an universal integrated analogue CMOS filter. dr inż. Jacek Jakusz Celem pracy jest zaprojektowanie i weryfikacja programowalnego analogowego filtru CMOS scalonego wykonanego w technologii CMOS 0,18 um. Filtr ma pracować w czasie ciągłym i składać się z niezależnych sekcji drugiego rzędu. Każda sekcja ma realizować charakterystykę dolnoprzepustową lub pasmowo-przepustową programowaną np. za pomocą rezystorów. Projekt należy zrealizować wykorzystując oprogramowanie Cadence. 1. Zapoznanie się z technikami realizacji analogowych filtrów scalonych w technologii CMOS. 2. Opracowanie schematu elektrycznego programowalnego filtru analogowego w technologii CMOS 0,18 μm. 3. Opracowanie topografii układu scalonego i przeprowadzenie symulacji weryfikujących działanie filtru. 4. Przygotowanie pełnego opisu zaprojektowanego układu. [1.] Phillip E. Allen, Douglas R. Holberg, CMOS Analog Circuit Design. [2.] D. Johns, K. Martin, Analog Integrated Circuit Design 13. Ekstrakcja wartości parametrów małosygnałowego modelu tranzystora MOS. Parameter value extraction for a small-signal MOSFET model. dr inż. Wiesław Kordalski mgr inż. Damian Trofimowicz Opracowanie i implementacja metody ekstrakcji wartości parametrów quasi-dwuwymiarowego modelu małosygnałowego tranzystora MOS na platformie MATLABa. 1. Przegląd literatury. 2. Opracowanie i implementacja interfejsu użytkownika. 3. Wizualizacja charakterystyk częstotliwościowych parametrów admitancyjnych modelu małosygnałowego MOSFETa. 4. Wybór i implementacja metody ekstrakcji wartości parametrów modelu małosygnałowego tranzystora MOS. [1.] W. Findeisen i in., Teoria i metody obliczeniowe optymalizacji, PWN, W-wa [2.] D.E. Goldberg, Algorytmy genetyczne WNT, w-wa [3.] M-A.Chalkiadaki,C. Enz, RF Small-Signal, IEEE Tr. MTT, Vol. 63, No 7, pp

9 14. Projekt połączeń między układami scalonymi w postaci linii transmisyjnych prowadzonych po górnych powierzchniach chipów i łączonych przez sprężyny wytworzone technikami MEMS. Design of interconnections between integrated circuits using transmission lines located on upper surfaces of the chips and connected with springs fabricated with MEMS technologies. Dr hab.inż. Piotr Płotka Dr inż. Adrian Bekasiewicz Współczesne układy scalone wymagają wykorzystania wielu wejść i wyjść. Wymagana przepustowość pojedynczego wejścia/wyjścia może przekraczać 10 Gbit/s. W celu zwiększenia przepustowości rozważa się zastosowanie połączeń w postaci odcinków linii transmisyjnych. Celem pracy jest projekt takich wyprowadzeń układu scalonego, które umożliwią łączenie układów scalonych, przy użyciu sprężyn wykonanych technikami MEMS, przez ułożenie chipów bok do boku. 1. Zapoznanie się ze stanem wiedzy nt. szerokopasmowych połączeń pomiędzy układami scalonymi. 2. Zaprojektowanie zamka wytrawionego w krzemie, umożliwiającego łatwe i niezawodne układanie chipów obok siebie, tak aby linie sygnałowe leżały dokładnie naprzeciw siebie. 3. Zaprojektowanie wykonywanych metodami MEMS sprężyn łączących linie sygnałowe i masy linii transmisyjnych chipów leżących naprzeciw siebie. 4. Symulacja właściwości takich połączeń między chipami przy użyciu dostępnego na Wydz. ETI oprogramowania do projektowania cienkowarstwowych układów mikrofalowych. 5. Analiza wyników symulacji dla oceny przydatności zaprojektowanych sprzęgaczy do połączeń między układami scalonymi. [1.] Ron Ho, Robert Drost (eds.), Coupled Data Communication Techniques for High-Performance and Low-Power Computing, Springer, [2.] Taehyoun Oh, "High Performance Multi-Channel High-Speed I/O Circuits", Springer [3.] Robert E. Collin, "Foundations for Microwave Engineering" (2nd ed.), McGraw-Hill 2000 [4.] David M. Pozar, "Microwave Engineering" (4th ed.), Wiley 2011 [5.] Marek Zmuda, "Analysis and Design of coupling Structures for High Speed Chip-to Chip Data Transmission Monitoring", rozprawa doktorska, WETI PG, 2013 [6.] Daito, M. i in. "Capacitively Coupled Non-Contact Probing Circuits for Membrane-Based Wafer-Level Simultaneous Testing", IEEE Journal of Solid-State Circuits, Vol. 46, pp , Szybkie projektowanie prostowników do konwersji energii RF na DC o poszerzonym paśmie pracy. Rapid design of bandwidth-enhanced rectifiers for RF to DC energy conversion dr inż. Adrian Bekasiewicz dr inż. Piotr Kurgan Celem pracy jest zaimplementowanie metody umożliwiającej przeprowadzenie szybkiego projektowania prostowników do konwersję energii RF na DC na potrzeby zasilania sensorów o

10 niewielkim poborze mocy (np. czujniki temperatury). Tradycyjne techniki projektowania tych struktur wiążą się z koniecznością przeprowadzenia wielu kosztownych symulacji elektromagnetycznych (EM) i harmonic balance (HB). Koszt ten zostanie ograniczony przy użyciu modeli zastępczych. Metoda pozwala na przeniesienie zmniejszenie kosztu projektowania poprzez zastąpienie kosztownego modelu hybrydowego prostownika przez jego uproszczoną reprezentację. Realizacja projektu będzie wymagała gruntownego przeglądu literatury na temat metod projektowania z wykorzystaniem modeli zastępczych. Wybrane podejście, zostanie zaadaptowane do projektowania prostowników. Algorytm zostanie zweryfikowany przy użyciu struktur prostowników o poszerzonym paśmie pracy (zakres od 0.5 GHz do 1 GHz). 1. Przegląd literatury. 2. Zapoznanie się z technikami projektowania układów mikrofalowych przy użyciu modeli zastępczych. 3. Adaptacja podejścia do projektowania prostowników. 4. Weryfikacja algorytmu. [1.] S. Koziel, X.-S. Yang, Computational Optimization: Methods and Algorithms, Springer, [2.] C. Song, et al., A high-efficiency broadband rectenna for ambient wireless energy harvesting, IEEE Trans. Ant. Prop., [3.] C.R. Valenta and G.D. Durgin, Harvesting wireless power: survey of energy-harvester conversion efficiency in far-field, wireless power transfer systems, IEEE Microwave Mag., Projekt jest trudny i czasochłonny. Przeprowadzenie rzetelnego przeglądu literatury jest niezbędne w celu zrozumienia idei projektowania przy użyciu modeli zastępczych. Ponadto niezbędne będzie zapoznanie się z symulatorami HB oraz EM, a także technikami syntezy oraz optymalizacji struktur mikropaskowych. Ze względu na brak literatury w języku polskim wymagana jest dobra znajomość języka angielskiego. Znajomość środowiska MATLAB nie jest niezbędna, ale może znacznie ułatwić realizację projektu. 16. magisterskiej (jęz. Ang.) Wpływ topologii transformatora impedancji na charakterystyki pracy konwerterów energii RF na DC o poszerzonym paśmie pracy. Effects of impedance transformer topology on performance characteristics of RF to DC converter circuits with enhancedbandwidth. dr inż. Adrian Bekasiewicz dr Tologon Karataev Celem pracy jest przeprowadzenie porównania układów transformatorów impedancji zaimplementowanych w technologii mikropaskowej pod względem ich wpływu na charakterystyki pracy prostowników mikrofalowych o poszerzonym paśmie pracy. Na potrzeby projektu zakłada się przeprowadzenie rzetelnego przeglądu literatury oraz wybór układów transformatorów, które umożliwiają dopasowanie zespolonej impedancji obciążenia do 50 Ohm impedancji wejściowej. Wybrane topologie zostaną zastosowane do zaprojektowania prostowników. Otrzymane układy zostaną porównane pod względem dopasowania w paśmie pracy, sprawności, czy wpływu poziomu mocy wejściowej parametry pracy układu. 1. Przegląd literatury. 2. Zaimplementowanie modeli struktur transformatorów impedancji 3. Wykorzystanie struktur do zaprojektowania prostowników. 4. Przeprowadzenie analizy charakterystyk pracy układów. 5. Sformułowanie wniosków dotyczących przydatności układów transformatorów do zastosowania w prostownikach.

11 [1.] R. Rhea, The Yin-Yang of Matching: Part 1-Basic Matching Concepts, High Frequency Electronics, [2.] C. Song et al., Matching network elimination in broadband rectennas for high-efficiency wireless power transfer and energy harvesting, IEEE Trans. Industrial Electronics, [3.] M.G. Chen et al., Design of planar complex impedance transformers with the modified coupled line, IEEE Trans. Comp., PMT, vol. 2, no. 10, pp , Projekt jest trudny i czasochłonny. Wymaga samodzielności i chęci do zapoznania się z nowymi narzędziami projektowymi (w szczególności symulatorami elektromagnetycznymi i harmonic balance) oraz metodami analizy wyników. Ze względu na brak literatury w języku polskim wymagana jest dobra znajomość języka angielskiego. 17. Automatyczna synteza cewek indukcyjnych w układach RFIC. Automatic synthesis of induction coils in RFICs. dr inż. Piotr Kurgan Przygotowanie oprogramowania do automatycznej syntezy zintegrowanych cewek. 1. Przegląd literatury. 2. Implementacja modeli teoretycznych. 3. Opracowanie i implementacja algorytmu automatycznego generowania modeli elektromagnetycznych. [1.] J. Aguilera and R. Berenguer, Design and Test of Integrated Inductors for RF Applications, Kluwer Academic Publishers, [2.] E. Ragonese, A. Scuderi, T. Biondi, and G. Palmisano, Integrated Inductors and Transformers: Characterization, Design and Modeling for RF and mm-wave Applications, CRC Press, [3.] IEEE. Zagadnienie jest trudne i wymaga dobrej znajomości j. angielskiego. 18. Minimalizacja przesłuchów pomiędzy chipem a obudową w systemach radiowych o dużej skali integracji. Minimization of crosstalk between chip and package in highlyintegrated RF systems. dr inż. Piotr Kurgan dr inż. Adrian Bekasiewicz Badanie zjawiska przesłuchu pomiędzy chipem a obudową oraz opracowanie metod ich minimalizacji. 1. Przegląd literatury. 2. Implementacja modeli elektromagnetycznych. 3. Badanie zjawiska przesłuchu. 4. Opracowanie metody projektowania wybranych komponentów radiowych uwzględniających zjawisko przesłuchu pomiędzy chipem a obudową. [1.] V. Issakov, M. Wojnowski, H. Knapp, S. Trotta, H.-P. Forstner, K. Pressel, and A. Hagelauer, Co-simulation and co-design of chippackage-board interfaces in highly-integrated RF systems, 2016

12 IEEE Bipolar/BiCMOS Circuits and Technology Meeting, pp , [2.] R. Caverly, CMOS RFIC Design Principles, Artech House, [3.] IEEE. Zagadnienie jest trudne i wymaga dobrej znajomości j. angielskiego.