Laboratorium Asemblerów, WZEW, AGH WFiIS Tester NMOS ów

Transkrypt

1 Pomiar charakterystyk prądowonapięciowych tranzystora NMOS Napisz program w asemblerze kontrolera picoblaze wykorzystujący możliwości płyty testowej ze Spartanem 3AN do zbudowania prostego układu pomiarowego do automatycznego pomiaru statycznych charakterystyk prądowo napięciowych tranzystora NMOS. Laboratorium Asemblerów, WZEW, AGH WFiIS 1

2 Zasilacz 1V D DAC AD7524 G NMOS S przerwanie ster rowanie dane Przetwornik prąd napięcie V IN ( + ) V przerwan nie IN ( ) ADC AD0804 sterowanie e dane FPGA Płyta z S3AN pblaze 2

3 Tranzystor 2N7000 D G S 3

4 Tranzystor 2N ma 3,3 V 4

5 Przetwornik prąd-napięcie Układ podnosi dostępny prąd wejściowy z 25mA (możliwości wzmacniacza operacyjnego ua741) do 100mA (możliwości tranzystorów zastosowanych do rozbudowy stopnia wyjściowego). Aby dostosować się do zakresu wejściowych napięć ADC dodatkowo konieczny jest wzmacniacz odwracający i dzielnik napięcia. 5

6 ADC AD0804 Układ AD0804 jest przetwornikiem analogowo cyfrowym typu z kolejnymi porównaniami, który używaż wagową drabinkę rezystorów. Przeznaczony jest do współpracy z mikrokontrolerem poprzez magistralę trójstanową. Technologia CMOS Liczba bitów 8 Logika kolejno steruje analogowe klucze aż do chwili gdy napięcie różnicowe zrówna się z napięciem wyprowadzonym z ciągu rezystorów włączonych do napięcia referencyjnego. Najpierw testowany jest najbardziej znaczący bit i po ośmiu porównaniach (64 okresy zegara) ośmio bitowy kod binarny jest przesyłany do wyjściowych zatrzasków. Zbocze opadające sygnału wejściowego WR kasuje wewnętrzne zatrzaski stanowiące pamięć kolejnych prównań i rejestr przesuwny, oraz wyjściowy sygnał INTR jest ustawiany w stan wysoki. Dopóki oba sygnały CS i WR są w stanie niskim cały układ pozostaje w stanie kasowania. Szerokość niskiego stanu sygnału WRmusibyć większa niż t WWR =100ns. Przetwarzanie rozpoczyna się po upływie 1 do 8 okresów zegara Tclk po narastającym zboczu sygnału WR(lub CS). Przetwarzanie trwa T c=n T clk.pojego zakończeniu sygnał INTA przechodzi w stan niski i może służyć do generacji przerwania kontrolera. Od tej chwili wynik przetwarzania jest dostępny w zatrzaskach wyjściowych. Udostępnienie go na magistrali wymaga podania niskiego sygnału RD, który powoduje aktywację magistrali ze stanu wysokiej impedancji i zakończenie sygnału sygnału INTR. Czas dostępu wynosi typowo t ACC =125ns. 6

7 ADC AD0804 CS WR Wewnętrzny stan przetwarzania t WI t WWR od 1 do 8 T clk Przetwarzanie Wynik gotowy w zatrzasku wyjściowym T c INTR t VI t RI RD DB 0 DB 7 t ACC t 1H, t 0H Dane stabilne 7

8 ADC AD0804 Parametr Warunki Min Typ Max Jedn. Okres zegara T clk V DD =+5V 1, , µs Liczba okresów zegara na jedno przetwarzanie N Szerokość sygnału WRtt WWR CS=0 100 ns Czas dostępu t ACC C L =100pF ns Opóźnienie od zbocza opadajacego do deaktywacji INTR d j d d kt jiintr ns t RI, t WI Przywrócenie stanu wysokiej impedancji t 1H, t 0H C L =10pF, R L =10kΩ ns 8

9 Podzielnik zegara Za pomocą płyty FPGA S3AN można wygenerować sygnał zegarowy o częstotliwości niższej od 50MHz ale wyższej od 98kHz. Odbywa się to za pomocą prostego dzielnika częstotliwości programowanego na porcie $21. Okres tak otrzymanego zegara wynosi: T genclk = 20ns 2 (N+1) Gdzie N jest wartością wysłaną na port $21. Sygnał ten jest dostępny na złączu J15 pin 29 (AA10). 9

10 Wyjściowy port ogólny Jest to port o numerze $22 przeznaczony do generacji sygnałów wyboru układu CS, zapisu WR, odczytu RD i innych potrzebnych do współpracy z zewnętrznymi układami. Jest on dostępny na złączu J15: (AB6) 10 (AA4) 6 (AA3) 5 (AB2) 9 (AB3) 13 (AA6) 21 (Y7) 25 (AA8) 10

11 Zewnętrzne przerwania Dostępne są dwie linie przeznaczone do zgłaszania przerwań. Są one maskowane rozbudowanym portem E0 (tak jak inne, wewnętrzne źródła przerwań): int_i2c ext_int[0] int_counter ext_int[1] int_uart 1 b0 int_ps2 int_button Wejścia przerwań zewnętrznych są dostępne na złączu J16 w pozycjach: ext_int[0] ext_int[1] 5(A4) 6 (B4) 11

12 DAC AD

13 Literatura: K. Świentek,, Projekt laboratoryjny y z mikroprocesorem PicoBlaze, notes.pdf Spartan 3A/3AN FPGA Starter Kit Board User Guide, UG334, Chapter 9. Analog Capture Circuit, Chapter 10. Digital to Analog g Converter (DAC), Binary to BCD Converter, p / / / / y_ to_ BCD_ Converter.pdf LTC6912 Dual Programmable Gain Amplifiers with Serial Digital Interface, LTC1407 1/LTC1407A 1, 1/LTC1407A 1 Serial l12 Bit/14 Bit, 3Msps Simultaneous Sampling ADCs with Shutdown, Linear Technology, Quad 16 Bit Rail to Rail DACs, LTC2604/LTC2614/LTC2624, t t ftj h / / df2/ltc 2624 df 13