Wydział Elektryczny. Katedra Automatyki i Elektroniki. Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: PROGRAMOWALNE STRUKTURY LOGICZNE

Wielkość: px
Rozpocząć pokaz od strony:

Download "Wydział Elektryczny. Katedra Automatyki i Elektroniki. Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: PROGRAMOWALNE STRUKTURY LOGICZNE"

Transkrypt

1 Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: PROGRAMOWALNE STRUKTURY LOGICZNE ES1C Ćwiczenie Nr 8 KONFIGUROWALNE BLOKI PAMIĘCI CYFROWYCH W STRUKTURACH CPLD/FPGA Opracowali: dr inż. Wojciech Wojtkowski dr inż. Walenty Owieczko BIAŁYSTOK 2014

2 Spis treści instrukcji: 1. Cel i zakres ćwiczenia laboratoryjnego 2 2. Pamięci cyfrowe Pamięci cyfrowe w strukturach programowalnych Opis pamięci lpm_ram_io 8 5. Zagadnienia do przygotowania Wymagania BHP Sprawozdanie studenckie Przykładowe zadania Literatura CEL I ZAKRES ĆWICZENIA LABORATORYJNEGO Celem ćwiczenia laboratoryjnego jest poznanie zasad funkcjonowania bloków funkcjonalnych należących do grupy pamięci cyfrowych. W ramach ćwiczenia studenci poznają podstawowe zastosowania pamięci cyfrowych, rodzaje bloków pamięciowych z biblioteki LPM (Library of Parameterized Modules), zasady wykorzystania bloków pamięciowych w strukturach programowalnych. W celu utrwalenia wiadomości i praktycznego wykorzystania poznanych bloków funkcjonalnych studenci projektują wybrane układy z wykorzystaniem bloków pamięciowych z biblioteki LPM. Zakres ćwiczenia obejmuje: Uruchomienie i testowanie znaczenia poszczególnych parametrów i wejść sterujących wybranych bloków pamięciowych z biblioteki LPM, Projektowanie układów kombinacyjnych z wykorzystaniem pamięci ROM. Projektowanie układów sekwencyjnych z wykorzystaniem pamięci ROM. Projektowanie układów arytmetycznych wykorzystujących pamięć RAM. Poznanie funkcjonowania pamięci FIFO. Szczegółowy zakres ćwiczenia ustala prowadzący. 2. PAMIĘCI CYFROWE Pamięci RAM (Random Access Memory) umożliwiają zarówno odczyt jak i zapis informacji w trakcie działania układu. Ilość cykli zapisu i odczytu jest w tym przypadku praktycznie nieograniczona. Pamięci te nadają się więc do przechowywania wszelkich informacji tymczasowych, podlegających ciągłym modyfikacjom, np. wyników obliczeń cząstkowych. Cechą charakterystyczną pamięci RAM jest ulotność zgromadzonych 2

3 informacji po odłączeniu zasilania. W pamięciach typu RAM możliwy jest zapis informacji w postaci słów binarnych o ustalonej długości (szerokości). Występują różne rozwiązania organizacji pamięci związane z różnymi obszarami zastosowań, np. oddzielna szyna wejściowa i wyjściowa, wspólna szyna wejściowa i wyjściowa, wspólne taktowanie operacji zapisu i odczytu, może być także oddzielne taktowanie magistrali wejściowej i wyjściowej. Zastosowanie oddzielnego taktowania buforów wejściowych i wyjściowych umożliwia operacje zapisu i odczytu z różnymi prędkościami. Schemat blokowy pamięci RAM ze wspólną szyną we/wy jest przedstawiony na rysunku 1. Rys. 1. Schemat ogólny pamięci typu RAM ze wspólną szyną we/wy Funkcją zapisu i odczytu steruje wejście w/r (write/read). Wyjście Y jest jednocześnie wejściem danych zapisywanych do pamięci. Zmianę kierunku przepływu danych umożliwia dwukierunkowy bufor trójstanowy, sterowany wejściem w/r. Podczas operacji odczytu, pamięć RAM działa podobnie jak pamięć ROM. Pamięci stałe typu ROM (Read Only Memory) są układami kombinacyjnymi, w których jest możliwe wyłącznie odczytanie informacji zawartej w strukturze matrycy pamięci. Zapisanie tej informacji odbywa się zazwyczaj w procesie technologicznym. W przypadku układów programowalnych do konfiguracji pamięci ROM wykorzystuje się plik konfiguracyjny o formacie.mif (Memory Initialization File) lub.hex (format HEX Intela). 3

4 Jeżeli część zasobów EAB (Embedded Array Block) układu FLEX10K ma pracować jako pamięć ROM, to po każdym uruchomieniu układu zawartość ROM musi zostać przesłana z pamięci szeregowej EEPROM służącej do konfiguracji układu (układy FELX10K nie są wyposażone w pamięć nieulotną). Schemat ogólny pamięci ROM jest przedstawiony na rysunku 2. Pamięć ROM często posiada wejście sterujące cs (chip select), umożliwiającym wprowadzenie wyjść pamięci w stan wysokiej impedancji. Umożliwia to z kolei łączenie pamięci w bloki o większej pojemności (zazwyczaj w przypadku zewnętrznych bloków pamięci z dodatkowym zewnętrznym dekoderem adresu). W praktyce, jeżeli pamięć ma wektor adresowy o długości p, a wektor wyjściowy o długości n, to pojemność pamięci wynosi m x n bitów (inaczej m słów n bitowych), przy czym m=2 p. W prostych systemach pamięć jest często organizowana w słowa 8 bitowe (inaczej bajty). Wówczas pojemność pamięci wynosi m bajtów (m=2 p ). 1kB oznacza 1024 bajty = 8192 bitów. Rys. 2. Schemat ogólny pamięci ROM Dostępność nowoczesnych układów programowalnych pociągnęła za sobą realizacje układów sekwencyjnych (automatów) wykorzystujących pamięci ROM. Ogólna struktura takiego automatu jest przedstawiona na rysunku 3. W poszczególnych komórkach (słowach) pamięci ROM przechowuje się zakodowany stan automatu Q oraz stan wyjścia Y. W najprostszym przypadku (automaty generujące sekwencję słów) układ można sprowadzić do przypadku, gdy przechowywane są wyłącznie kolejne stany wyjść. Stan następny automatu jest określany na podstawie wartości wektora wejściowego X oraz informacji Q o stanie bieżącym automatu, pobranej z pamięci ROM. Tego typu rozwiązanie ogólnie dobrze nadaje się do zastosowania jako generator słów wielobitowych, np.: wyświetlenie napisu na dowolnym rodzaju wyświetlacza. Komórki pamięci ROM przechowują wówczas numery poszczególnych 4

5 znaków napisu (gdy wykorzystywany jest dodatkowy generator znaków) bądź matryce tych znaków (w wersji bez dodatkowego generatora). W przypadku układów programowalnych firmy ALTERA, użytkownik ma do dyspozycji bloki EAB (Embedded Array Block), w których mogą być konfigurowane pamięci RAM/ROM. Bloki EAB są dostępne w seriach układów FLEX10K i APEX oraz wyższych. Rys. 3. Realizacja układu sekwencyjnego (automatu) przy użyciu pamięci ROM Pamięci FIFO (First In First Out pierwszy wchodzi pierwszy wychodzi) są wykorzystywane w ogólnym przypadku do buforowania informacji (danych) przy komunikacji pomiędzy systemami o różnej bądź takiej samej częstotliwości taktowania (lub prędkości zapisu/odczytu). Wykorzystywane są również przy realizacji systemów transmisji szeregowych. Pamięci o organizacji FIFO są szczególnie użyteczne dla synchronizacji danych pomiędzy blokami taktowanymi z różną częstotliwością w projektach typu SOPC (system on a programmable chip). Pamięci FIFO zawierają rejestry adresu zapisu i odczytu, pamięć RAM do magazynowania informacji oraz układ logiczny generujący sygnały sterujące przepływem informacji. 5

6 3. PAMIĘCI CYFROWE W STRUKTURACH PROGRAMOWALNYCH Nowoczesne struktury FPGA (Field Programmable Gate Array) zawierają wbudowane matryce pamięci EAB (Embedded Array Block). Każdy blok EAB może zostać użyty niezależnie lub w powiązaniu z innymi dostępnymi blokami w celu skonfigurowania pamięci o odpowiedniej pojemności. Ponieważ bloki te często pozostają niewykorzystane, ich użycie może zmniejszyć zapotrzebowanie na komórki logiczne, które mogą wówczas zostać wykorzystane do realizacji innych funkcji. Można np. skonfigurować niewykorzystane bloki EAB jako pamięć ROM realizującą nawet złożony układ kombinacyjny. Jedyną przeszkodą może być ograniczona wielkość bloków pamięci występujących w układach programowalnych. W układach programowalnych istnieje możliwość konfigurowania części struktury jako pamięci RAM, ROM lub FIFO. W przypadku układów firmy ALTERA, producent zaleca stosowanie gotowych bloków parametryzowanych z bezpłatnej biblioteki LPM. Biblioteka LPM standardowo jest dołączona do środowiska projektowego. W przypadku projektowania bloków pamięci jako fragmentu struktury programowalnej, zazwyczaj nie występuje potrzeba jawnego łączenia kilku bloków pamięciowych biblioteki LPM o mniejszej pojemności w jedną pamięć o większej pojemności lub o większej długości słowa danych. Zamiast operacji łączenia pamięci ustawia się odpowiednie parametry bloku parametryzowanego, co umożliwia uzyskanie pamięci o maksymalnych dostępnych w danej strukturze programowalnej parametrach. Ponieważ kompilator automatycznie przydziela zasoby EAB dla bloków pamięciowych znajdujących się w projekcie, użytkownik nie musi się martwić o połączenia wewnętrzne zasobów EAB. W przypadku zapotrzebowania na pamięci o dużej pojemności, wykorzystuje się pamięci zewnętrzne i wówczas może być konieczne łączenie mniejszych pojemności (długości słowa) w większe. Gdy nie jest wymagany bardzo szybki dostęp do pamięci, wygodnym rozwiązaniem mogą się okazać pamięci o dostępie szeregowym np. za pomocą magistrali I 2 C. Cechą charakterystyczną tego rodzaju pamięci są niewielkie rozmiary obudowy i minimalna ilość połączeń, co upraszcza znacząco konstrukcję płytki drukowanej PCB. W bibliotece LPM programu, do dyspozycji projektanta są różne parametryzowane bloki pamięciowe, wśród których najbardziej istotne są: csfifo, lpm_fifo, csdpram, lpm_fifo_dc, lpm_ram_dp, lpm_ram_dq, lpm_ram_io oraz lpm_rom. Altera zaleca zastosowanie pamięci RAM wyłącznie w trybie synchronicznym. 6

7 Rodzina FLEX10K posiada wbudowane bloki matrycowe EAB, czyli zmienne bloki RAM z rejestrem portów wejściowych i wyjściowych. EAB stosować można nie tylko jako pamięć, ale również jako układ mnożący bądź układ korekcji błędów. Każdy EAB ma 2048 bitów, które można konfigurować na szerokości 1, 2, 4 lub 8 bitów. Blok EAB zawiera magistralę lokalną i 8 elementów logicznych (LE), z których każdy posiada tablicę look-up (LUT), programowany wybór zegara i specjalne linie dla sygnałów carry i kaskadowych. Pomiędzy blokami a I/O, magistrala globalna złożona z rzędów i kolumn. Wszystkie końcówki I/O sterowane są przez IOE z 2-kierunkowym buforem o programowanej szybkości narastania sygnału, którego można używać jako rejestru portów wejściowych lub wyjściowych. Schemat blokowy wewnętrznej organizacji układów rodziny FLEX10K jest przedstawiony na rysunku 4. Przykłady konfiguracji bloków EAB są przedstawione na rysunku 5. Z kolei przykłady łączenia bloków EAB dla uzyskania pamięci o większej długości słowa lub o większej ilości słów przedstawiono na rysunku 6. Rys. 4. Schemat wewnętrzny struktury układów rodziny FLEX10K 7

8 Rys. 5. Przykłady konfiguracji bloków EAB Rys. 6. Przykłady łączenia bloków EAB dla uzyskania pamięci o: A) większej długości słowa B) większej liczbie słów Bloki funkcjonalne scfifo (single clock) oraz dcfifo (dual clock) (dostępne w bibliotece LPM programu QUARTUS) implementują funkcje pamięci FIFO (First In First Out) w strukturach układów programowalnych. W bibliotece LPM programu MAXII+ znajduja się odpowiedniki pamięci FIFO zarówno z pojedynczym jak i podwójnym sygnałem taktującym. 4. OPIS PAMIĘCI lpm_ram_io Ponieważ opis poszczególnych wejść, wyjść i parametrów jest podobny przy innych blokach pamięciowych, zamieszczono jedynie opis bloku lpm_ram_io 8

9 Tabela 1. Wejścia Nazwa portu Wymagany Opis Komentarz address[] Tak Wejście adresowe Port wejściowy o szerokości LPM_WIDTHAD. W przypadku gdy jest użyty memenab, powinien być on nieaktywny gdy address[] jest zmieniany. we Tak Wejście Write Enable Zezwolenie na zapis do pamięci gdy jest w stanie wysokim inclock Nie Synchronizuje zapis pamięci. outclock Nie Taktowanie portu dio[] (wyjście z pamięci). memenab Nie Przełączenie wyjścia pamięci w stan wysokiej impedancji outenab Nie Wejście Output Enable. W stanie wysokim (1): na wyjściu dio pojawia się zawartość pamięci o adresie [address], w stanie niskim (0): zapis danych do pamięci z portu dio pod adres [address]. Jeśli nie są używane wejścia zegarowe, dane na porcie address[] nie mogą się zmieniać podczas gdy na we jest wysoki poziom logiczny. Wejście to jest wymagane gdy nie wykorzystuje się sygnału taktującego. W przypadku, gdy port inclock jest używany, port we funkcjonuje jako zezwolenie dla operacji zapisu synchronicznego, z synchronizacją do zbocza narastającego sygnału inclock. Gdy inclock nie jest podłączony, port we funkcjonuje jako zezwolenie dla asynchronicznej operacji zapisu. Odpowiedź zaadresowanej pamięci na wyjściu pojawia się synchronicznie z sygnałem podawanym na outclock gdy jest on podłączony oraz asynchronicznie gdy nie jest podłączony. Jeden z sygnałów memenab lub outenab musi być podłączony. Jeśli jest podłączony memenab, powinien być w stanie nieaktywnym podczas zmiany portu address[]. Jeden z sygnałów memenab lub outenab musi być podłączony. 9

10 Tabela 2. Parametry Parametr Typ Wymagany Opis LPM_WIDTH Integer Tak Szerokość magistrali dio[], wewnętrznych danych I portu q LPM_WIDTHAD Integer Tak LPM_NUMWORDS Integer Nie Szerokość adresu. Parametr LPM_WIDTHAD powinien być (chociaż nie musi) równy LOG2(LPM_NUMWORDS). Jeśli parametr LPM_WIDTHAD ma zbyt małą wartość, część komórek pamięci będzie niedostępna. Jeśli parametr LPM_WIDTHAD będzie zbyt duży, adresy spoza dostępnej przestrzeni adresowej spowodują niezdefiniowaną (nieokreśloną) odpowiedź. Liczba słów zapisanych w pamięci. Ta wartość powinna być (choć nie musi) równa 2 ^ LPM_WIDTHAD-1 < LPM_NUMWORDS <= 2 ^ LPM_WIDTHAD. Jeśli jest pomijana, domyślna wartość wynosi 2 ^ LPM_WIDTHAD. LPM_FILE String Nie LPM_INDATA String Nie LPM_ADDRESS_ CONTROL String Nie LPM_OUTDATA String Nie Nazwa pliku inicjalizującego pamięć (.mif) lub (.hex). Jeśli zostanie pominięty, cała pamięć będzie zainicjowana wartością 0. Dopuszczalne wartości: "REGISTERED", "UNREGISTERED", and "UNUSED". Parametr ustala, czy port data[] pracuje w trybie synchronicznym. Jeśli parametr ten zostanie pominięty, domyślną wartością jest "REGISTERED" (synchroniczny). Dopuszczalne wartości: "REGISTERED", "UNREGISTERED", and "UNUSED". Parametr ustala, czy porty address[], memenab i we pracują w trybie synchronicznym. Domyślna wartość: "REGISTERED" (synchroniczny). Dopuszczalne wartości: "REGISTERED", "UNREGISTERED", and "UNUSED". Ustala, czy port dio[] pracuje w trybie synchronicznym. Domyślną wartością jest "REGISTERED" (synchroniczny). LPM_HINT String Nie Pozwala na użycie parametrów specyficznych dla układów firmy Altera w projekcie VHDL. Domyślnie nie jest aktywny: "UNUSED". LPM_TYPE String Nie Nazwa entity name w projekcie VHDL. 10

11 USE_EAB String Nie Jest to parametr specyficzny dla układów firmy ALTERA. Dostępne wartości: "ON", "OFF", "UNUSED". Ustawienie OFF zapobiega użyciu bloków EAB w układach ACEX 1K i FLEX 10K. Wówczas istnieje wyłącznie możliwość użycia przerzutników lub zatrzasków. (Ustawienie "ON" nie jest właściwie użyteczne w implementacji pamięci, gdyż : MAX+PLUS II domyślnie i automatycznie implementuje funkcje pamięci w blokach EAB.) 5. ZAGADNIENIA DO PRZYGOTOWANIA Przed przystąpieniem do wykonania ćwiczenia, student powinien: - zapoznać się z instrukcją, - powtórzyć teorię pamięci cyfrowych - powtórzyć teorię układów kombinacyjnych wykorzystujących pamięci ROM, - powtórzyć teorię układów sekwencyjnych wykorzystujących pamięci ROM, - opracować rozwiązanie co najmniej dwóch z zadań podanych na końcu instrukcji z wykorzystaniem parametryzowanych bloków pamięci z biblioteki LPM. 6. WYMAGANIA BHP Warunkiem przystąpienia do praktycznej realizacji ćwiczenia jest zapoznanie się z obowiązującą w laboratorium instrukcją BHP oraz przestrzeganie zasad w niej zawartych. Konieczne jest także zapoznanie z ogólnymi zasadami pracy przy stanowisku komputerowym. Instrukcje BHP powinny być podane studentom podczas pierwszych zajęć laboratoryjnych i dostępne do wglądu w Laboratorium. 7. SPRAWOZDANIE STUDENCKIE Sprawozdanie z ćwiczenia powinno zawierać: stronę tytułowa zgodnie z obowiązującym wzorem, cel i zakres ćwiczenia, opis stanowiska badawczego, opis przebiegu ćwiczenia z wyszczególnieniem wykonywanych czynności, algorytm rozwiązania danego problemu, 11

12 schematy układów, programy AHDL bądź VHDL z komentarzami, rysunki przedstawiające wyniki symulacji, komentarze i wnioski Na ocenę sprawozdania będą miały wpływ następujące elementy: zgodność zawartości z instrukcją, algorytm rozwiązania problemu, wnioski i uwagi, terminowość i ogólna estetyka Sprawozdanie powinno być wykonane i oddane na zakończenie ćwiczenia, najpóźniej na zajęciach następnych. Sprawozdania oddane później będą oceniane niżej. 8. PRZYKŁADOWE ZADANIA: Z1. Zapoznać się z konfigurowalnymi parametrami, wejściami sterującymi i wyjściami układu lpm_rom. Uruchomić w symulacji pamięć w dwóch różnych konfiguracjach. Utworzyć w edytorze tekstowym przykładowy plik.mif i skonfigurować za pomocą tego pliku pamięć ROM. Z2. Zapoznać się z konfigurowalnymi parametrami, wejściami sterującymi i wyjściami układu lpm_ram_io. Uruchomić w symulacji pamięć w dwóch różnych konfiguracjach. Utworzyć w edytorze tekstowym przykładowy plik.mif i skonfigurować za pomocą tego pliku pamięć RAM. Z3. Zapoznać się z konfigurowalnymi parametrami, wejściami sterującymi i wyjściami układu lpm_fifo. Uruchomić w symulacji pamięć w dwóch różnych konfiguracjach. Z4. Zaprojektować układ obliczający 8 kolejnych wartości ciągu arytmetycznego o A o =100 i r=7, który umieszcza wyniki w pamięci FIFO z częstotliwością taktującą f c1 =10kHz, natomiast wyprowadzenie danych do rejestru wyjściowego (np. lpm_ff) powinno się odbywać z częstotliwością f c2 =100kHz, po zakończeniu obliczeń wszystkich elementów ciągu. Z5. Realizacja układu kombinacyjnego za pomocą pamięci ROM, np. dekoder BCD-7seg (kodu BCD na kod wyświetlacza siedmiosegmentowego LED). Należy wykorzystać blok parametryzowany lpm_rom. 12

13 Z6. Realizacja układu sekwencyjnego za pomocą pamięci ROM, np.: generator ciągu słów 8 bitowych o następującej sekwencji: 0, 23, 45, 123, 212, 45, 45. Należy wykorzystać blok parametryzowany lpm_rom. Z7. Wypełnić komórki pamięci RAM 16x8 (16 bajtów) kolejnymi adresami komórek, zaczynając od zera za pomocą pliku konfiguracyjnego.mif. Z8. Wypełnić 20 kolejnych komórek pamięci RAM 24x8 (24 bajty) ciągiem arytmetycznym o A o =128, r=5 od adresu 03h. Wartości ciągu powinny być wyliczone i wprowadzone do pamięci w zaprojektowanym układzie (nie poprzez plik.mif). Z9. Wypełnić 20 kolejnych komórek pamięci RAM 24x8 (24 bajty) ciągiem arytmetycznym o A o =128, r=-5 od adresu 03h. Wartości ciągu powinny być wyliczone i wprowadzone do pamięci w zaprojektowanym układzie (nie poprzez plik.mif). Z10. Wypełnić 8 kolejnych komórek pamięci RAM 24x8 (24bajty) ciągiem geometrycznym o A o =1 i q=2. Nie można używać w zadaniu bloków mnożącego i dzielącego (LPM_DIVIDE, LPM_MULT). Z11. Wypełnić 8 kolejnych komórek pamięci RAM 24x8 (24bajty) ciągiem geometrycznym o A o =128 i q=1/2. Nie można używać w zadaniu bloków mnożącego i dzielącego (LPM_DIVIDE, LPM_MULT). 9. Literatura: L dsf10k.pdf opis układów rodziny FLEX10K L2. Łuba T.: Syntez układów cyfrowych, WKŁ, 2003r. L3. Skorupski A.: Podstawy techniki cyfrowej, WKŁ, 2004 L4. Małysiak H.: Teoria automatów cyfrowych, laboratorium, Wydawnictwo Politechniki Śląskiej, L5. Pasierbiński, J., Zbysiński P.: Układy programowalne w praktyce, WKŁ, 2002r. 13

Wydział Elektryczny. Katedra Automatyki i Elektroniki. Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: TECHNIKA CYFROWA 2 TS1C300 020

Wydział Elektryczny. Katedra Automatyki i Elektroniki. Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: TECHNIKA CYFROWA 2 TS1C300 020 Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: TECHNIKA CYFROWA 2 TS1C300 020 Ćwiczenie Nr 12 PROJEKTOWANIE WYBRANYCH

Bardziej szczegółowo

Wydział Elektryczny. Katedra Automatyki i Elektroniki. Instrukcja. do ćwiczeń laboratoryjnych z przedmiotu: SYSTEMY CYFROWE 1.

Wydział Elektryczny. Katedra Automatyki i Elektroniki. Instrukcja. do ćwiczeń laboratoryjnych z przedmiotu: SYSTEMY CYFROWE 1. Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: SYSTEMY CYFROWE 1 PAMIĘCI SZEREGOWE EEPROM Ćwiczenie 3 Opracował: dr inŝ.

Bardziej szczegółowo

Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki. ĆWICZENIE Nr 8 (3h) Implementacja pamięci ROM w FPGA

Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki. ĆWICZENIE Nr 8 (3h) Implementacja pamięci ROM w FPGA Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 8 (3h) Implementacja pamięci ROM w FPGA Instrukcja pomocnicza do laboratorium z przedmiotu Programowalne Struktury

Bardziej szczegółowo

Programowanie Układów Logicznych kod kursu: ETD6203 W dr inż. Daniel Kopiec. Pamięć w układach programowalnych

Programowanie Układów Logicznych kod kursu: ETD6203 W dr inż. Daniel Kopiec. Pamięć w układach programowalnych Programowanie Układów Logicznych kod kursu: ETD623 Pamięć w układach programowalnych W6 6.4.26 dr inż. Daniel Kopiec Plan wykładu Pamięć w układach programowalnych Zasada działania, podział pamięci Miara

Bardziej szczegółowo

Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki. ĆWICZENIE Nr 8 (3h) Implementacja pamięci RAM w FPGA.

Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki. ĆWICZENIE Nr 8 (3h) Implementacja pamięci RAM w FPGA. Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 8 (3h) Implementacja pamięci RAM w FPGA. Instrukcja pomocnicza do laboratorium z przedmiotu Synteza układów cyfrowych

Bardziej szczegółowo

Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki. ĆWICZENIE Nr 4 (3h) Przerzutniki, zatrzaski i rejestry w VHDL

Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki. ĆWICZENIE Nr 4 (3h) Przerzutniki, zatrzaski i rejestry w VHDL Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 4 (3h) Przerzutniki, zatrzaski i rejestry w VHDL Instrukcja pomocnicza do laboratorium z przedmiotu Synteza układów

Bardziej szczegółowo

Wydział Elektryczny. Katedra Automatyki i Elektroniki. Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: TECHNIKA CYFROWA 2 TS1C300 020

Wydział Elektryczny. Katedra Automatyki i Elektroniki. Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: TECHNIKA CYFROWA 2 TS1C300 020 Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: TEHNIKA YFOWA 2 T1300 020 Ćwiczenie Nr 6 EALIZAJA FUNKJI EJETOWYH W TUKTUAH

Bardziej szczegółowo

LABORATORIUM TECHNIKA CYFROWA. Pamięci. Rev.1.35

LABORATORIUM TECHNIKA CYFROWA. Pamięci. Rev.1.35 LABORATORIUM TECHNIKA CYFROWA Pamięci Rev.1.35 1. Cel ćwiczenia Praktyczna weryfikacja wiedzy teoretycznej z projektowania modułów sterowania oraz kontroli pamięci 2. Kolokwium Kolokwium wstępne sprawdzające

Bardziej szczegółowo

Projektowanie Urządzeń Cyfrowych

Projektowanie Urządzeń Cyfrowych Projektowanie Urządzeń Cyfrowych Laboratorium 2 Przykład prostego ALU Opracował: mgr inż. Leszek Ciopiński Wstęp: Magistrale: Program MAX+plus II umożliwia tworzenie magistral. Magistrale są to grupy przewodów

Bardziej szczegółowo

Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki

Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 7 (2h) Obsługa urządzenia peryferyjnego z użyciem pamięci w VHDL. Instrukcja do zajęć laboratoryjnych z przedmiotu

Bardziej szczegółowo

Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki

Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 3 (4h) Konwersja i wyświetlania informacji binarnej w VHDL Instrukcja do zajęć laboratoryjnych z przedmiotu Synteza

Bardziej szczegółowo

Wydział Elektryczny. Katedra Automatyki i Elektroniki. Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: SYNTEZA UKŁADÓW CYFROWYCH ES2D100005

Wydział Elektryczny. Katedra Automatyki i Elektroniki. Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: SYNTEZA UKŁADÓW CYFROWYCH ES2D100005 Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: SYNTEZA UKŁADÓW CYFROWYCH ES2D100005 Ćwiczenie Nr 9 Procesor złożony Opracował:

Bardziej szczegółowo

Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki

Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 10 (3h) Implementacja interfejsu SPI w strukturze programowalnej Instrukcja pomocnicza do laboratorium z przedmiotu

Bardziej szczegółowo

Układy sekwencyjne. Podstawowe informacje o układach cyfrowych i przerzutnikach (rodzaje, sposoby wyzwalania).

Układy sekwencyjne. Podstawowe informacje o układach cyfrowych i przerzutnikach (rodzaje, sposoby wyzwalania). Ćw. 10 Układy sekwencyjne 1. Cel ćwiczenia Celem ćwiczenia jest zapoznanie się z sekwencyjnymi, cyfrowymi blokami funkcjonalnymi. W ćwiczeniu w oparciu o poznane przerzutniki zbudowane zostaną układy rejestrów

Bardziej szczegółowo

Temat: Pamięci. Programowalne struktury logiczne.

Temat: Pamięci. Programowalne struktury logiczne. Temat: Pamięci. Programowalne struktury logiczne. 1. Pamięci są układami służącymi do przechowywania informacji w postaci ciągu słów bitowych. Wykonuje się jako układy o bardzo dużym stopniu scalenia w

Bardziej szczegółowo

Wydział Elektryczny. Katedra Automatyki i Elektroniki. Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: TECHNIKA CYFROWA 2 TS1C300 020

Wydział Elektryczny. Katedra Automatyki i Elektroniki. Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: TECHNIKA CYFROWA 2 TS1C300 020 Politechnika iałostocka Wydział Elektryczny Katedra utomatyki i Elektroniki Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: TEHNIK YFROW 2 TS1300 020 Ćwiczenie Nr 7 LIZNIKI INRNE FUNKJE LIZNIK LPM_ounter

Bardziej szczegółowo

4. Karta modułu Slave

4. Karta modułu Slave sygnały na magistralę. Można wyróżnić trzy typy układów scalonych takie jak bramki o otwartym kolektorze wyjściowym, bramki trójstanowe i bramki o przeciwsobnym wzmacniaczu wyjściowym. Obciążalność prądową

Bardziej szczegółowo

Technika Cyfrowa. Badanie pamięci

Technika Cyfrowa. Badanie pamięci LABORATORIUM Technika Cyfrowa Badanie pamięci Opracował: mgr inż. Andrzej Biedka CEL ĆWICZENIA Celem ćwiczenia jest zapoznanie się studentów z budową i zasadą działania scalonych liczników asynchronicznych

Bardziej szczegółowo

Siła (w) pamięci on-chip Implementacje pamięci w układach Cyclone IV firmy Altera

Siła (w) pamięci on-chip Implementacje pamięci w układach Cyclone IV firmy Altera PODZESPOŁY Siła (w) pamięci on-chip Implementacje pamięci w układach Cyclone IV firmy Altera Dodatkowe materiały na CD i FTP Jedną ze sztandarowych cech współczesnych układów FPGA jest możliwość implementacji

Bardziej szczegółowo

Wydział Elektryczny. Katedra Automatyki i Elektroniki. Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: PROGRAMOWALNE STRUKTURY LOGICZNE

Wydział Elektryczny. Katedra Automatyki i Elektroniki. Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: PROGRAMOWALNE STRUKTURY LOGICZNE Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: PROGRAMOWALNE STRUKTURY LOGICZNE ES1C420 300 Ćwiczenie Nr 1 SYSTEM CAD

Bardziej szczegółowo

Technika Mikroprocesorowa

Technika Mikroprocesorowa Technika Mikroprocesorowa Dariusz Makowski Katedra Mikroelektroniki i Technik Informatycznych tel. 631 2648 dmakow@dmcs.pl http://neo.dmcs.p.lodz.pl/tm 1 System mikroprocesorowy? (1) Magistrala adresowa

Bardziej szczegółowo

WPROWADZENIE Mikrosterownik mikrokontrolery

WPROWADZENIE Mikrosterownik mikrokontrolery WPROWADZENIE Mikrosterownik (cyfrowy) jest to moduł elektroniczny zawierający wszystkie środki niezbędne do realizacji wymaganych procedur sterowania przy pomocy metod komputerowych. Platformy budowy mikrosterowników:

Bardziej szczegółowo

2. Architektura mikrokontrolerów PIC16F8x... 13

2. Architektura mikrokontrolerów PIC16F8x... 13 Spis treści 3 Spis treœci 1. Informacje wstępne... 9 2. Architektura mikrokontrolerów PIC16F8x... 13 2.1. Budowa wewnętrzna mikrokontrolerów PIC16F8x... 14 2.2. Napięcie zasilania... 17 2.3. Generator

Bardziej szczegółowo

Wstęp do Techniki Cyfrowej... Synchroniczne układy sekwencyjne

Wstęp do Techniki Cyfrowej... Synchroniczne układy sekwencyjne Wstęp do Techniki Cyfrowej... Synchroniczne układy sekwencyjne Schemat ogólny X Y Układ kombinacyjny S Z Pamięć Zegar Działanie układu Zmiany wartości wektora S możliwe tylko w dyskretnych chwilach czasowych

Bardziej szczegółowo

Elektronika samochodowa (Kod: ES1C )

Elektronika samochodowa (Kod: ES1C ) Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki Instrukcja do ćwiczeń laboratoryjnych z przedmiotu Elektronika samochodowa (Kod: ES1C 621 356) Temat: Magistrala CAN Opracował:

Bardziej szczegółowo

Bezpieczeństwo informacji oparte o kryptografię kwantową

Bezpieczeństwo informacji oparte o kryptografię kwantową WYŻSZA SZKOŁA BIZNESU W DĄBROWIE GÓRNICZEJ WYDZIAŁ ZARZĄDZANIA INFORMATYKI I NAUK SPOŁECZNYCH Instrukcja do laboratorium z przedmiotu: Bezpieczeństwo informacji oparte o kryptografię kwantową Instrukcja

Bardziej szczegółowo

Język opisu sprzętu VHDL

Język opisu sprzętu VHDL Język opisu sprzętu VHDL dr inż. Adam Klimowicz Seminarium dydaktyczne Katedra Mediów Cyfrowych i Grafiki Komputerowej Informacje ogólne Język opisu sprzętu VHDL Przedmiot obieralny dla studentów studiów

Bardziej szczegółowo

mgr inż. Maciej Rudek opracował: dr inż. Daniel Kopiec

mgr inż. Maciej Rudek opracował: dr inż. Daniel Kopiec Programowanie Układów Logicznych kod kursu: ETD623 Pamięć w układach programowalnych W6 4.4.28 mgr inż. Maciej Rudek opracował: dr inż. Daniel Kopiec Plan wykładu Powtórka wiadomości Pamięć w układach

Bardziej szczegółowo

Wydział Elektryczny. Katedra Automatyki i Elektroniki. Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: PROGRAMOWALNE STRUKTURY LOGICZNE

Wydział Elektryczny. Katedra Automatyki i Elektroniki. Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: PROGRAMOWALNE STRUKTURY LOGICZNE Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: PROGRAMOWALNE STRUKTURY LOGICZNE ES1C420 300 Ćwiczenie Nr 9 REALIZACJA

Bardziej szczegółowo

Spis treści 1. Wstęp 2. Ćwiczenia laboratoryjne LPM

Spis treści 1. Wstęp 2. Ćwiczenia laboratoryjne LPM Spis treści 1. Wstęp... 9 2. Ćwiczenia laboratoryjne... 12 2.1. Środowisko projektowania Quartus II dla układów FPGA Altera... 12 2.1.1. Cel ćwiczenia... 12 2.1.2. Wprowadzenie... 12 2.1.3. Przebieg ćwiczenia...

Bardziej szczegółowo

Programowalne Układy Cyfrowe Laboratorium

Programowalne Układy Cyfrowe Laboratorium Zdjęcie opracowanej na potrzeby prowadzenia laboratorium płytki przedstawiono na Rys.1. i oznaczono na nim najważniejsze elementy: 1) Zasilacz i programator. 2) Układ logiki programowalnej firmy XILINX

Bardziej szczegółowo

System mikroprocesorowy i peryferia. Dariusz Chaberski

System mikroprocesorowy i peryferia. Dariusz Chaberski System mikroprocesorowy i peryferia Dariusz Chaberski System mikroprocesorowy mikroprocesor pamięć kontroler przerwań układy wejścia wyjścia kontroler DMA 2 Pamięć rodzaje (podział ze względu na sposób

Bardziej szczegółowo

PAMIĘCI. Część 1. Przygotował: Ryszard Kijanka

PAMIĘCI. Część 1. Przygotował: Ryszard Kijanka PAMIĘCI Część 1 Przygotował: Ryszard Kijanka WSTĘP Pamięci półprzewodnikowe są jednym z kluczowych elementów systemów cyfrowych. Służą do przechowywania informacji w postaci cyfrowej. Liczba informacji,

Bardziej szczegółowo

Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki

Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 1 (3h) Wprowadzenie do obsługi platformy projektowej Quartus II Instrukcja pomocnicza do laboratorium z przedmiotu

Bardziej szczegółowo

Wydział Elektryczny. Katedra Automatyki i Elektroniki. Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: SYSTEMY CYFROWE 1

Wydział Elektryczny. Katedra Automatyki i Elektroniki. Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: SYSTEMY CYFROWE 1 Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: SYSTEMY CYFROWE 1 ZEGAR CZASU RZECZYWISTEGO Ćwiczenie 4 Opracował: dr inŝ.

Bardziej szczegółowo

Programowanie Mikrokontrolerów

Programowanie Mikrokontrolerów Programowanie Mikrokontrolerów Wyświetlacz alfanumeryczny oparty na sterowniku Hitachi HD44780. mgr inż. Paweł Poryzała Zakład Elektroniki Medycznej Alfanumeryczny wyświetlacz LCD Wyświetlacz LCD zagadnienia:

Bardziej szczegółowo

Wydział Elektryczny. Katedra Automatyki i Elektroniki. Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: TECHNIKA CYFROWA 2 TZ1A

Wydział Elektryczny. Katedra Automatyki i Elektroniki. Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: TECHNIKA CYFROWA 2 TZ1A Politechnika Białostocka Wydział Elektryczny atedra Automatyki i Elektroniki Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: EHNIA YFROWA 2 Z1A400 028 Ćwiczenie Nr 3 PRZERZUNII D, J i. REALIZAJA UŁADÓW

Bardziej szczegółowo

Wydział Elektryczny. Katedra Automatyki i Elektroniki. Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: SYSTEMY CYFROWE 1

Wydział Elektryczny. Katedra Automatyki i Elektroniki. Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: SYSTEMY CYFROWE 1 Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: SYSTEMY CYFROWE 1 Klawiatury i wyświetlacze Opracował: dr inŝ. Wojciech

Bardziej szczegółowo

Ćwiczenie 01 - Strona nr 1 ĆWICZENIE 01

Ćwiczenie 01 - Strona nr 1 ĆWICZENIE 01 ĆWICZENIE 01 Ćwiczenie 01 - Strona nr 1 Polecenie: Bez użycia narzędzi elektronicznych oraz informatycznych, wykonaj konwersje liczb z jednego systemu liczbowego (BIN, OCT, DEC, HEX) do drugiego systemu

Bardziej szczegółowo

Cyfrowe układy scalone c.d. funkcje

Cyfrowe układy scalone c.d. funkcje Cyfrowe układy scalone c.d. funkcje Ryszard J. Barczyński, 206 Politechnika Gdańska, Wydział FTiMS, Katedra Fizyki Ciała Stałego Materiały dydaktyczne do użytku wewnętrznego Kombinacyjne układy cyfrowe

Bardziej szczegółowo

Architektura komputerów

Architektura komputerów Architektura komputerów Tydzień 9 Pamięć operacyjna Właściwości pamięci Położenie Pojemność Jednostka transferu Sposób dostępu Wydajność Rodzaj fizyczny Własności fizyczne Organizacja Położenie pamięci

Bardziej szczegółowo

Elektronika i techniki mikroprocesorowe

Elektronika i techniki mikroprocesorowe Elektronika i techniki mikroprocesorowe Technika cyfrowa ZłoŜone one układy cyfrowe Katedra Energoelektroniki, Napędu Elektrycznego i Robotyki Wydział Elektryczny, ul. Krzywoustego 2 PLAN WYKŁADU idea

Bardziej szczegółowo

Architektura komputerów

Architektura komputerów Architektura komputerów Tydzień 11 Wejście - wyjście Urządzenia zewnętrzne Wyjściowe monitor drukarka Wejściowe klawiatura, mysz dyski, skanery Komunikacyjne karta sieciowa, modem Urządzenie zewnętrzne

Bardziej szczegółowo

Wyświetlacz alfanumeryczny LCD zbudowany na sterowniku HD44780

Wyświetlacz alfanumeryczny LCD zbudowany na sterowniku HD44780 Dane techniczne : Wyświetlacz alfanumeryczny LCD zbudowany na sterowniku HD44780 a) wielkość bufora znaków (DD RAM): 80 znaków (80 bajtów) b) możliwość sterowania (czyli podawania kodów znaków) za pomocą

Bardziej szczegółowo

Wykorzystanie standardu JTAG do programowania i debugowania układów logicznych

Wykorzystanie standardu JTAG do programowania i debugowania układów logicznych Politechnika Śląska w Gliwicach Wydział Automatyki Elektroniki i Informatyki Wykorzystanie standardu JTAG do programowania i debugowania układów logicznych Promotor dr inż. Jacek Loska Wojciech Klimeczko

Bardziej szczegółowo

Organizacja typowego mikroprocesora

Organizacja typowego mikroprocesora Organizacja typowego mikroprocesora 1 Architektura procesora 8086 2 Architektura współczesnego procesora 3 Schemat blokowy procesora AVR Mega o architekturze harwardzkiej Wszystkie mikroprocesory zawierają

Bardziej szczegółowo

Liczniki, rejestry lab. 07 Układy sekwencyjne cz. 1

Liczniki, rejestry lab. 07 Układy sekwencyjne cz. 1 Liczniki, rejestry lab. 07 Układy sekwencyjne cz. 1 PODSTAWY TECHNIKI CYFROWEJ I MIKROPROCESOROWEJ EIP KATEDRA ENERGOELEKTRONIKI I AUTOMATYKI SYSTEMÓW PRZETWARZANIA ENERGII WWW.KEIASPE.AGH.EDU.PL AKADEMIA

Bardziej szczegółowo

Układy programowalne. Wykład z ptc część 5

Układy programowalne. Wykład z ptc część 5 Układy programowalne Wykład z ptc część 5 Pamięci ROM Pamięci stałe typu ROM (Read only memory) umożliwiają jedynie odczytanie informacji zawartej w strukturze pamięci. Działanie: Y= X j *cs gdzie j=linia(a).

Bardziej szczegółowo

Ćw. 9 Przerzutniki. 1. Cel ćwiczenia. 2. Wymagane informacje. 3. Wprowadzenie teoretyczne PODSTAWY ELEKTRONIKI MSIB

Ćw. 9 Przerzutniki. 1. Cel ćwiczenia. 2. Wymagane informacje. 3. Wprowadzenie teoretyczne PODSTAWY ELEKTRONIKI MSIB Ćw. 9 Przerzutniki 1. Cel ćwiczenia Celem ćwiczenia jest zapoznanie się z podstawowymi elementami sekwencyjnymi, czyli przerzutnikami. Zostanie przedstawiona zasada działania przerzutników oraz sposoby

Bardziej szczegółowo

Układy sekwencyjne. 1. Czas trwania: 6h

Układy sekwencyjne. 1. Czas trwania: 6h Instytut Fizyki oświadczalnej UG Układy sekwencyjne 1. Czas trwania: 6h 2. Cele ćwiczenia Poznanie zasad działania podstawowych typów przerzutników: RS, -latch,, T, JK-MS. Poznanie zasad działania rejestrów

Bardziej szczegółowo

Spis treœci. Co to jest mikrokontroler? Kody i liczby stosowane w systemach komputerowych. Podstawowe elementy logiczne

Spis treœci. Co to jest mikrokontroler? Kody i liczby stosowane w systemach komputerowych. Podstawowe elementy logiczne Spis treści 5 Spis treœci Co to jest mikrokontroler? Wprowadzenie... 11 Budowa systemu komputerowego... 12 Wejścia systemu komputerowego... 12 Wyjścia systemu komputerowego... 13 Jednostka centralna (CPU)...

Bardziej szczegółowo

ZL10PLD. Moduł dippld z układem XC3S200

ZL10PLD. Moduł dippld z układem XC3S200 ZL10PLD Moduł dippld z układem XC3S200 Moduły dippld opracowano z myślą o ułatwieniu powszechnego stosowania układów FPGA z rodziny Spartan 3 przez konstruktorów, którzy nie mogą lub nie chcą inwestować

Bardziej szczegółowo

Podstawy działania układów cyfrowych...2 Systemy liczbowe...2 Kodowanie informacji...3 Informacja cyfrowa...4 Bramki logiczne...

Podstawy działania układów cyfrowych...2 Systemy liczbowe...2 Kodowanie informacji...3 Informacja cyfrowa...4 Bramki logiczne... Podstawy działania układów cyfrowych...2 Systemy liczbowe...2 Kodowanie informacji...3 Informacja cyfrowa...4 Bramki logiczne...4 Podział układów logicznych...6 Cyfrowe układy funkcjonalne...8 Rejestry...8

Bardziej szczegółowo

Ćwiczenie MMLogic 002 Układy sekwencyjne cz. 2

Ćwiczenie MMLogic 002 Układy sekwencyjne cz. 2 Ćwiczenie MMLogic 002 Układy sekwencyjne cz. 2 TECHNIKA MIKROPROCESOROWA 3EB KATEDRA ENERGOELEKTRONIKI I AUTOMATYKI SYSTEMÓW PRZETWARZANIA ENERGII WWW.KEIASPE.AGH.EDU.PL AKADEMIA GÓRNICZO-HUTNICZA WWW.AGH.EDU.PL

Bardziej szczegółowo

1.Wprowadzenie do projektowania układów sekwencyjnych synchronicznych

1.Wprowadzenie do projektowania układów sekwencyjnych synchronicznych .Wprowadzenie do projektowania układów sekwencyjnych synchronicznych.. Przerzutniki synchroniczne Istota działania przerzutników synchronicznych polega na tym, że zmiana stanu wewnętrznego powinna nastąpić

Bardziej szczegółowo

Politechnika Białostocka

Politechnika Białostocka Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: ELEKTRONIKA EKS1A300024 UKŁADY CZASOWE Białystok 2015 1. Cele ćwiczenia

Bardziej szczegółowo

Organizacja pamięci VRAM monitora znakowego. 1. Tryb pracy automatycznej

Organizacja pamięci VRAM monitora znakowego. 1. Tryb pracy automatycznej Struktura stanowiska laboratoryjnego Na rysunku 1.1 pokazano strukturę stanowiska laboratoryjnego Z80 z interfejsem częstościomierza- czasomierz PFL 21/22. Rys.1.1. Struktura stanowiska. Interfejs częstościomierza

Bardziej szczegółowo

Badanie układów średniej skali integracji - ćwiczenie Cel ćwiczenia. 2. Wykaz przyrządów i elementów: 3. Przedmiot badań

Badanie układów średniej skali integracji - ćwiczenie Cel ćwiczenia. 2. Wykaz przyrządów i elementów: 3. Przedmiot badań adanie układów średniej skali integracji - ćwiczenie 6. Cel ćwiczenia Celem ćwiczenia jest zapoznanie się z podstawowymi układami SSI (Średniej Skali Integracji). Przed wykonaniem ćwiczenia należy zapoznać

Bardziej szczegółowo

LABORATORIUM ELEKTRONIKI I TEORII OBWODÓW

LABORATORIUM ELEKTRONIKI I TEORII OBWODÓW POLITECHNIKA POZNAŃSKA FILIA W PILE LABORATORIUM ELEKTRONIKI I TEORII OBWODÓW numer ćwiczenia: data wykonania ćwiczenia: data oddania sprawozdania: OCENA: 6 21.11.2002 28.11.2002 tytuł ćwiczenia: wykonawcy:

Bardziej szczegółowo

Architektura komputerów

Architektura komputerów Architektura komputerów Wykład 12 Jan Kazimirski 1 Magistrale systemowe 2 Magistrale Magistrala medium łączące dwa lub więcej urządzeń Sygnał przesyłany magistralą może być odbierany przez wiele urządzeń

Bardziej szczegółowo

ćw. Symulacja układów cyfrowych Data wykonania: Data oddania: Program SPICE - Symulacja działania układów liczników 7490 i 7493

ćw. Symulacja układów cyfrowych Data wykonania: Data oddania: Program SPICE - Symulacja działania układów liczników 7490 i 7493 Laboratorium Komputerowe Wspomaganie Projektowania Układów Elektronicznych Jarosław Gliwiński, Paweł Urbanek 1. Cel ćwiczenia ćw. Symulacja układów cyfrowych Data wykonania: 16.05.08 Data oddania: 30.05.08

Bardziej szczegółowo

Systemy Czasu Rzeczywistego FPGA

Systemy Czasu Rzeczywistego FPGA 01. Systemy Czasu Rzeczywistego FPGA 1 Systemy Czasu Rzeczywistego FPGA laboratorium: 05 autor: mgr inż. Mateusz Baran 01. Systemy Czasu Rzeczywistego FPGA 2 1 Spis treści FPGA... 1 1 Spis treści... 2

Bardziej szczegółowo

Wydział Elektryczny. Katedra Telekomunikacji i Aparatury Elektronicznej. Konstrukcje i Technologie w Aparaturze Elektronicznej.

Wydział Elektryczny. Katedra Telekomunikacji i Aparatury Elektronicznej. Konstrukcje i Technologie w Aparaturze Elektronicznej. Politechnika Białostocka Wydział Elektryczny Katedra Telekomunikacji i Aparatury Elektronicznej Konstrukcje i Technologie w Aparaturze Elektronicznej Ćwiczenie nr 4 Temat: Sterowanie sekwencyjne wyświetlaczem

Bardziej szczegółowo

Altera Quartus II. Opis niektórych komponentów dostarczanych razem ze środowiskiem. Opracował: mgr inż. Leszek Ciopiński

Altera Quartus II. Opis niektórych komponentów dostarczanych razem ze środowiskiem. Opracował: mgr inż. Leszek Ciopiński Altera Quartus II Opis niektórych komponentów dostarczanych razem ze środowiskiem Opracował: mgr inż. Leszek Ciopiński Spis treści Opis wybranych zagadnień obsługi środowiska Altera Quartus II:...1 Magistrale:...

Bardziej szczegółowo

Wydział Elektryczny. Katedra Automatyki i Elektroniki. Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: TECHNIKA CYFROWA 2 TZ1A400 028

Wydział Elektryczny. Katedra Automatyki i Elektroniki. Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: TECHNIKA CYFROWA 2 TZ1A400 028 Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: TECHNIKA CYFROWA 2 TZ1A400 028 Ćwiczenie Nr 1 ZESTAW LABORATORYJNY SYSTEMU

Bardziej szczegółowo

Ćw. 7: Układy sekwencyjne

Ćw. 7: Układy sekwencyjne Ćw. 7: Układy sekwencyjne Wstęp Celem ćwiczenia jest zapoznanie się z sekwencyjnymi, cyfrowymi blokami funkcjonalnymi. W ćwiczeniu w oparciu o poznane przerzutniki zbudowane zostaną następujące układy

Bardziej szczegółowo

Bezpieczeństwo informacji oparte o kryptografię kwantową

Bezpieczeństwo informacji oparte o kryptografię kwantową WYŻSZA SZKOŁA BIZNESU W DĄBROWIE GÓRNICZEJ WYDZIAŁ ZARZĄDZANIA INFORMATYKI I NAUK SPOŁECZNYCH Instrukcja do laboratorium z przedmiotu: Bezpieczeństwo informacji oparte o kryptografię kwantową Instrukcja

Bardziej szczegółowo

Temat: Projektowanie i badanie liczników synchronicznych i asynchronicznych. Wstęp:

Temat: Projektowanie i badanie liczników synchronicznych i asynchronicznych. Wstęp: Temat: Projektowanie i badanie liczników synchronicznych i asynchronicznych. Wstęp: Licznik elektroniczny - układ cyfrowy, którego zadaniem jest zliczanie wystąpień sygnału zegarowego. Licznik złożony

Bardziej szczegółowo

Rok akademicki: 2013/2014 Kod: EEL s Punkty ECTS: 2. Poziom studiów: Studia I stopnia Forma i tryb studiów: Stacjonarne

Rok akademicki: 2013/2014 Kod: EEL s Punkty ECTS: 2. Poziom studiów: Studia I stopnia Forma i tryb studiów: Stacjonarne Nazwa modułu: Technika mikroprocesorowa Rok akademicki: 2013/2014 Kod: EEL-1-616-s Punkty ECTS: 2 Wydział: Elektrotechniki, Automatyki, Informatyki i Inżynierii Biomedycznej Kierunek: Elektrotechnika Specjalność:

Bardziej szczegółowo

Układy Cyfrowe projekt. Korekcja jasności obrazów w 24-bitowym formacie BMP z użyciem funkcji gamma. Opis głównych modułów sprzętowych

Układy Cyfrowe projekt. Korekcja jasności obrazów w 24-bitowym formacie BMP z użyciem funkcji gamma. Opis głównych modułów sprzętowych Michał Leśniewski Tomasz Władziński Układy Cyfrowe projekt Korekcja jasności obrazów w 24-bitowym formacie BMP z użyciem funkcji gamma Opis głównych modułów sprzętowych Realizacja funkcji gamma entity

Bardziej szczegółowo

3.2. Zegar/kalendarz z pamięcią statyczną RAM 256 x 8

3.2. Zegar/kalendarz z pamięcią statyczną RAM 256 x 8 3.2. Zegar/kalendarz z pamięcią statyczną RAM 256 x 8 Układ PCF 8583 jest pobierającą małą moc, 2048 bitową statyczną pamięcią CMOS RAM o organizacji 256 x 8 bitów. Adresy i dane są przesyłane szeregowo

Bardziej szczegółowo

Szkolenia specjalistyczne

Szkolenia specjalistyczne Szkolenia specjalistyczne AGENDA Język VHDL w implementacji układów cyfrowych w FPGA/CPLD poziom podstawowy GRYFTEC Embedded Systems ul. Niedziałkowskiego 24 71-410 Szczecin info@gryftec.com Szczecin 2014

Bardziej szczegółowo

Politechnika Białostocka Wydział Elektryczny

Politechnika Białostocka Wydział Elektryczny Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: SYSTEMY CYFROWE 1 SZEREGOWE PRZETWORNIKI A/C - C/A Ćwiczenie 5 Opracował:

Bardziej szczegółowo

RODZAJE PAMIĘCI RAM. Cz. 1

RODZAJE PAMIĘCI RAM. Cz. 1 RODZAJE PAMIĘCI RAM Cz. 1 1 1) PAMIĘĆ DIP DIP (ang. Dual In-line Package), czasami nazywany DIL - w elektronice rodzaj obudowy elementów elektronicznych, głównie układów scalonych o małej i średniej skali

Bardziej szczegółowo

Elektrotechnika II Stopień (I stopień / II stopień) Ogólno akademicki (ogólno akademicki / praktyczny)

Elektrotechnika II Stopień (I stopień / II stopień) Ogólno akademicki (ogólno akademicki / praktyczny) Załącznik nr 7 do Zarządzenia Rektora nr 10/12 z dnia 21 lutego 2012r. KARTA MODUŁU / KARTA PRZEDMIOTU Kod modułu Nazwa modułu Nazwa modułu w języku angielskim Obowiązuje od roku akademickiego 2012/2013

Bardziej szczegółowo

Podstawy Elektroniki dla Elektrotechniki. Liczniki synchroniczne na przerzutnikach typu D

Podstawy Elektroniki dla Elektrotechniki. Liczniki synchroniczne na przerzutnikach typu D AGH Katedra Elektroniki Podstawy Elektroniki dla Elektrotechniki Liczniki synchroniczne na przerzutnikach typu D Ćwiczenie 7 Instrukcja do ćwiczeń symulacyjnych 2016 r. 1 1. Wstęp Celem ćwiczenia jest

Bardziej szczegółowo

1.2 Schemat blokowy oraz opis sygnałów wejściowych i wyjściowych

1.2 Schemat blokowy oraz opis sygnałów wejściowych i wyjściowych Dodatek A Wyświetlacz LCD. Przeznaczenie i ogólna charakterystyka Wyświetlacz ciekłokrystaliczny HY-62F4 zastosowany w ćwiczeniu jest wyświetlaczem matrycowym zawierającym moduł kontrolera i układ wykonawczy

Bardziej szczegółowo

Politechnika Białostocka

Politechnika Białostocka Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki Kod przedmiotu: TS1C 622 388 Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: Elektronika samochodowa Temat: Programowanie

Bardziej szczegółowo

LABORATORIUM TECHNIKA CYFROWA LICZNIKI I REJESTRY. Rev.1.1

LABORATORIUM TECHNIKA CYFROWA LICZNIKI I REJESTRY. Rev.1.1 LABORATORIUM TECHNIKA CYFROWA LICZNIKI I REJESTRY Rev.1.1 1. Cel ćwiczenia Praktyczna weryfikacja wiedzy teoretycznej z zakresu projektowania układów kombinacyjnych oraz arytmetycznych 2. Projekty Przy

Bardziej szczegółowo

UKŁADY MIKROPROGRAMOWALNE

UKŁADY MIKROPROGRAMOWALNE UKŁAD MIKROPROGRAMOWALNE Układy sterujące mogą pracować samodzielnie, jednakże w przypadku bardziej złożonych układów (zwanych zespołami funkcjonalnymi) układ sterujący jest tylko jednym z układów drugim

Bardziej szczegółowo

Tranzystor JFET i MOSFET zas. działania

Tranzystor JFET i MOSFET zas. działania Tranzystor JFET i MOSFET zas. działania brak kanału v GS =v t (cutoff ) kanał otwarty brak kanału kanał otwarty kanał zamknięty w.2, p. kanał zamknięty Co było na ostatnim wykładzie? Układy cyfrowe Najczęściej

Bardziej szczegółowo

Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki. Automaty stanów

Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki. Automaty stanów Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 6 (2h) Automaty stanów Instrukcja do zajęć laboratoryjnych z przedmiotu Synteza układów cyfrowych studia niestacjonarne,

Bardziej szczegółowo

Komputer IBM PC niezależnie od modelu składa się z: Jednostki centralnej czyli właściwego komputera Monitora Klawiatury

Komputer IBM PC niezależnie od modelu składa się z: Jednostki centralnej czyli właściwego komputera Monitora Klawiatury 1976 r. Apple PC Personal Computer 1981 r. pierwszy IBM PC Komputer jest wart tyle, ile wart jest człowiek, który go wykorzystuje... Hardware sprzęt Software oprogramowanie Komputer IBM PC niezależnie

Bardziej szczegółowo

Implementacja algorytmu szyfrującego

Implementacja algorytmu szyfrującego Warszawa 25.01.2008 Piotr Bratkowski 4T2 Przemysław Tytro 4T2 Dokumentacja projektu Układy Cyfrowe Implementacja algorytmu szyfrującego serpent w układzie FPGA 1. Cele projektu Celem projektu jest implementacja

Bardziej szczegółowo

Podstawy techniki cyfrowej i mikroprocesorowej - opis przedmiotu

Podstawy techniki cyfrowej i mikroprocesorowej - opis przedmiotu Podstawy techniki cyfrowej i mikroprocesorowej - opis przedmiotu Informacje ogólne Nazwa przedmiotu Podstawy techniki cyfrowej i mikroprocesorowej Kod przedmiotu 06.5-WE-AiRP-PTCiM Wydział Kierunek Wydział

Bardziej szczegółowo

Projekt prostego procesora

Projekt prostego procesora Projekt prostego procesora Opracowany przez Rafała Walkowiaka dla zajęć z PTC 2012/2013 w oparciu o Laboratory Exercise 9 Altera Corporation Rysunek 1 przedstawia schemat układu cyfrowego stanowiącego

Bardziej szczegółowo

Laboratorium przedmiotu Technika Cyfrowa

Laboratorium przedmiotu Technika Cyfrowa Laboratorium przedmiotu Technika Cyfrowa ćw.3 i 4: Asynchroniczne i synchroniczne automaty sekwencyjne 1. Implementacja asynchronicznych i synchronicznych maszyn stanu w języku VERILOG: Maszyny stanu w

Bardziej szczegółowo

Technika mikroprocesorowa. W. Daca, Politechnika Szczecińska, Wydział Elektryczny, 2007/08

Technika mikroprocesorowa. W. Daca, Politechnika Szczecińska, Wydział Elektryczny, 2007/08 Pamięci Układy pamięci kontaktują się z otoczeniem poprzez szynę danych, szynę owa i szynę sterującą. Szerokość szyny danych określa liczbę bitów zapamiętywanych do pamięci lub czytanych z pamięci w trakcie

Bardziej szczegółowo

Układ sterowania, magistrale i organizacja pamięci. Dariusz Chaberski

Układ sterowania, magistrale i organizacja pamięci. Dariusz Chaberski Układ sterowania, magistrale i organizacja pamięci Dariusz Chaberski Jednostka centralna szyna sygnałow sterowania sygnały sterujące układ sterowania sygnały stanu wewnętrzna szyna danych układ wykonawczy

Bardziej szczegółowo

Podział układów cyfrowych. rkijanka

Podział układów cyfrowych. rkijanka Podział układów cyfrowych rkijanka W zależności od przyjętego kryterium możemy wyróżnić kilka sposobów podziału układów cyfrowych. Poniżej podam dwa z nich związane ze sposobem funkcjonowania układów cyfrowych

Bardziej szczegółowo

Państwowa Wyższa Szkoła Zawodowa

Państwowa Wyższa Szkoła Zawodowa Państwowa Wyższa Szkoła Zawodowa w Legnicy Laboratorium Podstaw Elektroniki i Miernictwa Ćwiczenie nr 6 BADANIE UKŁADÓW SEKWENCYJNYCH A. Cel ćwiczenia. - Poznanie przeznaczenia i zasady działania przerzutnika

Bardziej szczegółowo

ARCHITEKTURA PROCESORA,

ARCHITEKTURA PROCESORA, ARCHITEKTURA PROCESORA, poza blokami funkcjonalnymi, to przede wszystkim: a. formaty rozkazów, b. lista rozkazów, c. rejestry dostępne programowo, d. sposoby adresowania pamięci, e. sposoby współpracy

Bardziej szczegółowo

Wykład II. Pamięci operacyjne. Studia stacjonarne Pedagogika Budowa i zasada działania komputera

Wykład II. Pamięci operacyjne. Studia stacjonarne Pedagogika Budowa i zasada działania komputera Studia stacjonarne Pedagogika Budowa i zasada działania komputera Wykład II Pamięci operacyjne 1 Część 1 Pamięci RAM 2 I. Pamięć RAM Przestrzeń adresowa pamięci Pamięć podzielona jest na słowa. Podczas

Bardziej szczegółowo

Układy FPGA w przykładach, część 2

Układy FPGA w przykładach, część 2 Układy FPGA w przykładach, część 2 W drugiej części artykułu zajmiemy się omówieniem wyposażenia (po mikrokontrolerowemu : peryferiów) układów FPGA z rodziny Spartan 3, co ułatwi ich wykorzystywanie w

Bardziej szczegółowo

Programowalne Układy Logiczne. Wykład I dr inż. Paweł Russek

Programowalne Układy Logiczne. Wykład I dr inż. Paweł Russek Programowalne Układy Logiczne Wykład I dr inż. Paweł Russek Literatura www.actel.com www.altera.com www.xilinx.com www.latticesemi.com Field Programmable Gate Arrays J.V. Oldfield, R.C. Dorf Field Programable

Bardziej szczegółowo

Architektura typu Single-Cycle

Architektura typu Single-Cycle Architektura typu Single-Cycle...czyli budujemy pierwszą maszynę parową Przepływ danych W układach sekwencyjnych przepływ danych synchronizowany jest sygnałem zegara Elementy procesora - założenia Pamięć

Bardziej szczegółowo

LEKCJA. TEMAT: Funktory logiczne.

LEKCJA. TEMAT: Funktory logiczne. TEMAT: Funktory logiczne. LEKCJA 1. Bramką logiczną (funktorem) nazywa się układ elektroniczny realizujący funkcje logiczne jednej lub wielu zmiennych. Sygnały wejściowe i wyjściowe bramki przyjmują wartość

Bardziej szczegółowo

Struktura i funkcjonowanie komputera pamięć komputerowa, hierarchia pamięci pamięć podręczna. System operacyjny. Zarządzanie procesami

Struktura i funkcjonowanie komputera pamięć komputerowa, hierarchia pamięci pamięć podręczna. System operacyjny. Zarządzanie procesami Rok akademicki 2015/2016, Wykład nr 6 2/21 Plan wykładu nr 6 Informatyka 1 Politechnika Białostocka - Wydział Elektryczny Elektrotechnika, semestr II, studia niestacjonarne I stopnia Rok akademicki 2015/2016

Bardziej szczegółowo

Politechnika Białostocka. Wydział Elektryczny. Katedra Automatyki i Elektroniki. Kod przedmiotu: TS1C

Politechnika Białostocka. Wydział Elektryczny. Katedra Automatyki i Elektroniki. Kod przedmiotu: TS1C Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki Kod przedmiotu: TS1C 622 388 Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: ELEKTRONIKA SAMOCHODOWA Temat: M a gistra

Bardziej szczegółowo

Układy programowalne. Wykład z ptc część 5

Układy programowalne. Wykład z ptc część 5 Układy programowalne Wykład z ptc część 5 Pamięci ROM Pamięci stałe typu ROM (Read only memory) umożliwiają jedynie odczytanie informacji zawartej w strukturze pamięci. Działanie: Y= X j *cs gdzie j=linia_pamięci(a).

Bardziej szczegółowo