Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki
|
|
- Jerzy Lewandowski
- 7 lat temu
- Przeglądów:
Transkrypt
1 Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 2 (3h) Przełączniki, wyświetlacze, multipleksery - implementacja i obsługa w VHDL Instrukcja pomocnicza do laboratorium z przedmiotu Synteza układów cyfrowych ES2C studiów stacjonarnych II stopnia kierunku: Elektrotechnika Opracował: dr inż. Marian Gilewski Białystok 2008
2 1. Cel ćwiczenia. Celem tego ćwiczenia jest nauka technik łączenia prostych urządzeń wejściowo wyjściowych z układem FPGA. W tym celu użyjemy przełączników SW 17 SW 0 modułu DE2 jako urządzeń wejściowych układu cyfrowego. Jako urządzenia wyjściowe zastosujemy diody LED oraz wyświetlacze siedmiosegmentowe. 2. Część pierwsza. Moduł laboratoryjny DE2 zawiera dwupozycyjne przełączniki SW 17 SW 0, których można używać jako źródła sygnałów wejściowych układu cyfrowego. Do wyświetlania informacji wyjściowej można zastosować czerwone diody LED, oznaczone jako LEDR Na rysunku pierwszym przedstawiono prostą realizację programu w języku VHDL, wyświetlającą stan przełączników przy pomocy diod LED. W kodzie programu zarówno przełączniki jak i diody reprezentowane są jako elementy tablicowe. Alternatywnym rozwiązaniem jest zastosowanie indywidualnych przypisań dla poszczególnych par w sposób przedstawiony poniżej. LEDR(17) <= SW(17); LEDR(16) <= SW(16);... LEDR(0) <= SW(0); Moduł DE2 zawiera sprzętowe połączenia FPGA z przełącznikami i wyświetlaczami. W celu zastosowania przełączników i wyświetlaczy konieczne jest umieszczenie w projekcie badanego układu przypisań poszczególnym portom pliku top - level odpowiednich numerów wyprowadzeń (pinów) układu FPGA. Lista przypisań wszystkich pinów układu FPGA modułu DE2 zawarta jest w pliku DE2_pin_assignments.csv. Np. przełącznik SW 0 jest połączony z pinem nr N25 układu FPGA, zaś LEDR 0 jest połączony z pinem AE23. Dobrą techniką realizacji przypisań jest ich import z pliku DE2_pin_assignments.csv. Procedura importu opisana została w przewodniku Quartus II Introduction using VHDL Design, dostępnym na stronie internetowej firmy Altera. Automatyczna procedura przypisań jest skuteczna pod warunkiem zastosowania tych samych nazw portów reprezentujących przełączniki i wyświetlacze w projekcie oraz na liście zawartej w importowanym pliku. W pliku DE2_ pin_ assignments.csv przyjęto oznaczenia SW[0]...SW[17] dla przełączników oraz LEDR[0]...LEDR[17] dla diod LED. Należy zauważyć rozbieżność, w systemie Quartus II indeksy tablicowe ujmowane są w nawiasy kwadratowe [] zaś w języku VHDL w nawiasy zwykłe (). LIBRARY ieee; USE ieee.std_logic_1164.all; - - Prosty moduł łączący przełączniki SW z diodami LEDR ENTITY part1 IS PORT ( SW : IN STD_LOGIC_VECTOR(17 DOWNTO 0); LEDR : OUT STD_LOGIC_VECTOR(17 DOWNTO 0)); - - red LEDs END part1; ARCHITECTURE Behavior OF part1 IS BEGIN LEDR <= SW; END Behavior; Rys. 1. Program w języku VHDL wykorzystujący przełączniki i diody świecące.
3 Proszę zaimplementować w modelu DE2 układ opisany programem z rysunku 1 wykonując następujące kroki: 1. Utworzyć nowy projekt w systemie Quartus II, wybierając jako programowalną strukturę układ EP2C35F672C6 rodziny Cyclone II. 2. Utworzyć w VHDL jednostkę projektową (entity) programu z rysunku 1 i umieścić ją w projekcie. 3. Zawrzeć w projekcie wymagane przyporządkowania pinów modułu DE2, w sposób omówiony wcześniej. Skompilować projekt. 4. Zaprogramować strukturę FPGA. Przeprowadzić test końcowy polegający zmianie położenia przełączników i obserwacji LED. 3. Część druga. Na rysunku 2a (Circuit) przedstawiono schemat multipleksera o dwóch wejściach informacyjnych z i y oraz jednym wejściu adresowym s. Jeżeli s = 0 to sygnał wyjściowy multipleksera jest równy sygnałowi wejściowemu x, jeżeli s = 1 to wyjście jest równe y. Na rysunku 2b (Truth table) przedstawiono tablicę działania multipleksera, zaś na rysunku 2c (Symbol) jego symbol graficzny w konwencji stosowanej w układach programowalnych. Rys.2. Schemat, tablica prawdy oraz symbol multipleksera o 2 wejściach informacyjnych. Multiplekser tego typu można opisać następującą instrukcją w VHDL: m <= (NOT (s) AND x) OR (s AND y); Naszym zadaniem jest napisanie jednostki projektowej w VHDL zawierającej osiem instrukcji, podobnych do powyższej, opisujących układ przedstawiony na rysunku 3a. Wspomniany układ posiada dwa ośmiobitowe wejścia X i Y oraz ośmiobitowe wyjście M. Jeżeli s = 0 wówczas M = X, w przypadku s = 1 wyjście M = Y. Jest to zatem układ dwuwejściowego multipleksera szynowego, przełączającego magistrale 8 - bitowe. Jego symbol przedstawiono na rysunku 3b, gdzie X, Y oraz M obrazują ośmiobitowe magistrale. Należy wykonać następujące kroki: 1. Utworzyć nowy projekt w systemie Quartus II. 2. Dołączyć do projektu plik VHDL opisujący projektowany multiplekser szynowy. Należy użyć przełącznika SW 17 płyty DE2 jako wejścia s, przełączników SW 7-0 jako wejścia X oraz przełączników SW 15-8 jako wejścia Y. Przełączniki SW należy połączyć z czerwonymi diodami LEDR, zaś wyjścia M z zielonymi diodami LEDG 7-0.
4 3. Następnie należy przypisać portom wejściowym i wyjściowym w układzie odpowiednie numery pinów układu FPGA płyty DE2. Rys.3. Dwuwejściowy multiplekser szyn 8 - bitowych. W części pierwszej już zostało omówione zagadnienie przypisywania numerów pinów struktury Cyclone II modułu DE2 przełącznikom SW oraz diodom LED. 4. Skompilować projekt. 5. Zaprogramować układ FPGA. Sprawdzić działanie układu zmieniając położenia przełączników SW oraz obserwując świecenie poszczególnych diod LED. 4. Część trzecia. Na rysunku drugim mieliśmy przykład multipleksera 2 na 1, o dwóch wejściach x i y. W tej części zajmiemy się układem multipleksera, który posiada wyjście m oraz pięć wejść: u, v, w, x oraz y. Układ z rysunku 4a pokazuje sposób budowy multipleksera 5 na 1 z czterech multiplekserów 2 na 1. Układ posiada trzybitowe wejście adresowe: s 2, s 1 oraz s 0. Na rysunku 4b przedstawiono tablicę prawdy opisującą układ a na rysunku 4c jego symbol. Rys.4. Multiplekser 5 na 1.
5 Przypomnijmy sobie multiplekser szynowy z rysunku trzeciego, zbudowany z ośmiu multiplekserów 2 na 1. Rysunek 5 przedstawia koncepcję multipleksera szynowego, zawierającego 5 trzybitowych szyn wejściowych. Zawiera on 3 struktury układu z rysunku 4a. Rys.5. Multiplekser szynowy 5 na 1. Wykonaj następujące kroki w celu implementacji multipleksera z rysunku 5.: 1. Otwórz nowy projekt w systemie Quartus II. 2. Utwórz jednostkę projektową w VHDL dla szynowego multipleksera 5 na 1 z rysunku 5. Podłącz wejścia adresowe do przełączników SW 17-15, zaś pozostałe 15 przełączników SW 14-0 wykorzystaj jako sygnały wejściowe 3 bitowych szyn oznaczonych od U do Y. Przełączniki SW połącz z czerwonymi diodami LEDR oraz wyjścia M połącz z zielonymi diodami LEDG Zawrzyj w swoim projekcie wymagane przypisania pinów na płyty DE2. Skompiluj projekt. 4. Zaprogramuj FPGA chip. Zbadaj działanie multipleksera zmieniając położenie przełączników i obserwując świecenie diod LED. Upewnij się, że każde z wejść od U do Y jest prawidłowo przełączane na wyjście M. 5. Część czwarta. Na rysunku 6 pokazano konwerter kodu binarnego (wejścia c 2, c 1 oraz c 0 ) na kod wyświetlacza siedmiosegmentowego. Ten konwerter posiada 7 wyjść sterujących poszczególnymi segmentami wyświetlacza. Rys.6. Dekoder 7 - segmentowy. Tablica 1 zawiera listę znaków, jakie powinny być wyświetlane dla poszczególnych wartości sygnałów wejściowych c 2 c 1 c 0. W realizowanym przykładzie tylko 4 znaki są zawarte w tablicy (plus ciemny znak wygaszonego wyświetlacza, kodowany liczbami od 100 do 111). Siedem segmentów wyświetlacza oznaczonych jest cyframi od 0 do 6 w sposób przedstawiony na powyższym rysunku. Każdy z segmentów świeci jeżeli jest sterowany poziomem logicznym 0. Napisz jednostkę projektową w VHDL zawierającą funkcje logiczne reprezentujące układ, niezbędną do aktywacji poszczególnych segmentów. Zastosuj jedynie proste instrukcje przypisania w VHDL zawierające wyrażenia boolowskie. W tym celu wykonaj następujące kroki:
6 c 2 c 1 c Znak H E L O Tabl. 1. Lista znaków konwertera 1. Otwórz nowy projekt w systemie Quartus II. 2. Utwórz w języku VHDL jednostkę projektową dekodera 7-segmentowego. Połącz wejścia c 2 c 1 c 0 z przełącznikami SW 2-0 oraz wyjścia z dekoderem HEX0 na płycie DE2. Odpowiednio do rysunku 6 poszczególne segmenty wyświetlacza posiadają nazwy: HEX0 0, HEX0 1,, HEX0 6. Należy zadeklarować 7 - bitowy port HEX0 : OUT STD_ LOGIC_ VECTOR (0 TO 6); w którym nazwy portów powinny korespondować z nazwami w pliku przypisań DE2_ pin_ assignments.csv 3. Następnie skompiluj projekt. 4. Dokonaj konfiguracji układu FPGA. Zbadaj funkcjonowanie układu zmieniając położenie przełączników SW 2-0 i obserwując wyświetlacz 7 - segmentowy. 6. Część piąta. Rozważmy układ pokazany na rysunku 7. Zastosowano w nim multiplekser szynowy 5 na 1 do wyboru jednego z 5 znaków wyświetlanych na wyświetlaczu 7 - segmentowym. Rys.7. Układ selekcji i wyświetlania jednego z pięciu znaków. Stosując dekoder 7 - segmentowy z części czwartej, powyższy układ może wyświetlać znaki: H, E, L, O i znak ciemny. Układ pracuje zgodnie z tabelą 1 wykorzystując przełączniki SW 14-0 oraz wybierając odpowiedni znak ustawiając przełączniki SW Szkic programu w VHDL, reprezentującego powyższy układ przedstawiono na rysunku 8. Zauważ, iż zastosowaliśmy układy z części trzeciej i czwartej jako podprogramy w tym kodzie. Rozbuduj kod z rysunku 8 tak żeby używał pięciu 7 - segmentowych wyświetlaczy zamiast jednego. Powinieneś zastosować pięciu zestawów podprogramów. Proponuję, żeby twój układ wyświetlał słowo na pięciu wyświetlaczach skomponowane ze znaków w tablicy 1.
7 oraz żeby mógł obracać to słowo w koło na wyświetlaczach w zależności od pozycji przełączników SW LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY part5 IS PORT ( SW : IN STD_LOGIC_VECTOR(17 DOWNTO 0); HEX0 : OUT STD_LOGIC_VECTOR(0 TO 6)); END part5; ARCHITECTURE Behavior OF part5 IS COMPONENT mux_3bit_5to1 PORT ( S, U,V, W, X,Y : IN STD_LOGIC_VECTOR(2 DOWNTO 0); M : OUT STD_LOGIC_VECTOR(2 DOWNTO 0)); END COMPONENT; COMPONENT char_7seg PORT ( C : IN STD_LOGIC_VECTOR(2 DOWNTO 0); Display : OUT STD_LOGIC_VECTOR(0 TO 6)); END COMPONENT; SIGNAL M : STD_LOGIC_VECTOR(2 DOWNTO 0); BEGIN M0: mux_3bit_5to1 PORT MAP ( SW(17 DOWNTO 15), SW(14 DOWNTO 12), SW(11 DOWNTO 9), SW(8 DOWNTO 6), SW(5 DOWNTO 3), SW(2 DOWNTO 0), M); H0: char_7seg PORT MAP (M, HEX0); END Behavior; LIBRARY ieee; USE ieee.std_logic_1164.all; - - implementacja 3-bitowego multipleksera szynowego 5-na-1 ENTITY mux_3bit_5to1 IS PORT ( S, U, V, W, X, Y : IN STD_LOGIC_VECTOR(2 DOWNTO 0); M : OUT STD_LOGIC_VECTOR(2 DOWNTO 0)); END mux_3bit_5to1; ARCHITECTURE Behavior OF mux_3bit_5to1 IS... uzupełnij kod END Behavior; LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY char_7seg IS PORT ( C : IN STD_LOGIC_VECTOR(2 DOWNTO 0); Display : OUT STD_LOGIC_VECTOR(0 TO 6)); END char_7seg; ARCHITECTURE Behavior OF char_7seg IS... uzupełnij kod END Behavior; Rys.8. Szkic programu w języku VHDL układu z rysunku 7.
8 Przykładowo może to być słowo HELLO, zaś układ powinien generować układ znaków przedstawiony w tabeli 2. SW 17 SW 16 SW Zestaw znaków E L L O H L L O H E L O H E L O H E L L Tabl. 2. Lista znaków konwertera Wykonaj następujące kroki: 1. Otwórz nowy projekt w systemie Quartus II. 2. Utwórz jednostkę projektową w VHDL. Połącz przełączniki SW z wejściami selekcji pięciu egzemplarzy multiplekserów szynowych 5 na 1. Przełączniki SW 14-0 połącz z każdym multiplekserem w celu wytwarzania niezbędnych wzorów znaków pokazanych w tablicy 2. Połącz wyjścia multiplekserów z 7 - segmentowymi wyświetlaczami HEX4, HEX3, HEX2, HEX1 i HEX0. 3. Przypisz odpowiednie piny struktury programowalnej do wszystkich przełączników, diod LED i wyświetlaczy 7 - segmentowych. Skompiluj projekt. 4. Zaprogramuj układ FPGA. Sprawdź funkcjonowanie układu ustawiając właściwe kody znaków przełącznikami SW 14-0 oraz zaobserwuj rotację znaków manipulując przełącznikami SW Część szósta. Rozszerz swój projekt z części piątej w taki sposób, żeby wykorzystać wszystkie wyświetlacze 7 - segmentowe płyty DE2. Twój układ powinien mieć możliwość wyświetlania słów 5 - znakowych (lub krótszych) na ośmiu wyświetlaczach i rotacji wyświetlanego słowa gdy przełączniki SW są przełączane. Jeżeli wyświetlane jest słowo HELLO, układ powinien wytwarzać wzory pokazane w tabeli 3. SW 17 SW 16 SW Wzór znaku E L L O H L L O H E L O H E L O H E L L Tabl. 3. Rotacja słowa HELLO na ośmiu wyświetlaczach. Wykonaj następujące kroki: 1. Otwórz nowy projekt w systemie Quartus II przypisując chip Cyclone II EP2C35F672C6. 2. Utwórz jednostkę projektową w VHDL. Połącz przełączniki SW z wejściami selekcji poszczególnych realizacji multiplekserów w układzie. Połącz również przełączniki SW 14-0 do każdego multipleksera w celu wytwarzania niezbędnych wzorów znaków przedstawionych w tablicy 3. Połącz wyjścia multiplekserów do wyświetlaczy siedmiosegmentowych HEX7,... HEX0. 3. Przypisz odpowiednie piny struktury programowalnej do wszystkich przełączników, diod LED i wyświetlaczy 7 - segmentowych. Skompiluj projekt.
9 4. Zaprogramuj układ FPGA. Sprawdź funkcjonowanie układu ustawiając właściwe kody znaków przełącznikami SW 14-0 oraz zaobserwuj rotację znaków manipulując przełącznikami SW Literatura: 1. Barski M., Jędruch W.: Układy cyfrowe, podstawy projektowania i opisu w języku VHDL, Wydawnictwo Politechniki Gdańskiej, IEEE-SA Standars Board: IEEE Standard VHDL Language reference manual, ieeexplore.ieee.org/iel5/7180/19335/ pdf, USA, Łuba T.: Synteza układów cyfrowych, WKiŁ, Warszawa, Mano M.M., Kime Ch.R.: Podstawy projektowania układów logicznych i komputerów, NT, Warszawa Skahill K.: Język VHDL Projektowanie programowalnych układów logicznych, WNT, Warszawa, 2001.
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki. ĆWICZENIE Nr 4 (3h) Przerzutniki, zatrzaski i rejestry w VHDL
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 4 (3h) Przerzutniki, zatrzaski i rejestry w VHDL Instrukcja pomocnicza do laboratorium z przedmiotu Synteza układów
Bardziej szczegółowoPolitechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 3 (4h) Konwersja i wyświetlania informacji binarnej w VHDL Instrukcja do zajęć laboratoryjnych z przedmiotu Synteza
Bardziej szczegółowoPolitechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 9 (3h) Projekt struktury hierarchicznej układu cyfrowego w FPGA. Instrukcja pomocnicza do laboratorium z przedmiotu
Bardziej szczegółowoPolitechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 7 (2h) Obsługa urządzenia peryferyjnego z użyciem pamięci w VHDL. Instrukcja do zajęć laboratoryjnych z przedmiotu
Bardziej szczegółowoPolitechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki. ĆWICZENIE Nr 8 (3h) Implementacja pamięci ROM w FPGA
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 8 (3h) Implementacja pamięci ROM w FPGA Instrukcja pomocnicza do laboratorium z przedmiotu Programowalne Struktury
Bardziej szczegółowoPolitechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki. ĆWICZENIE Nr 8 (3h) Implementacja pamięci RAM w FPGA.
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 8 (3h) Implementacja pamięci RAM w FPGA. Instrukcja pomocnicza do laboratorium z przedmiotu Synteza układów cyfrowych
Bardziej szczegółowoPolitechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 10 (3h) Implementacja interfejsu SPI w strukturze programowalnej Instrukcja pomocnicza do laboratorium z przedmiotu
Bardziej szczegółowoProjekt prostego procesora
Projekt prostego procesora Opracowany przez Rafała Walkowiaka dla zajęć z PTC 2012/2013 w oparciu o Laboratory Exercise 9 Altera Corporation Rysunek 1 przedstawia schemat układu cyfrowego stanowiącego
Bardziej szczegółowoSystemy Czasu Rzeczywistego FPGA
01. Systemy Czasu Rzeczywistego FPGA 1 Systemy Czasu Rzeczywistego FPGA laboratorium: 04 autor: mgr inż. Mateusz Baran 01. Systemy Czasu Rzeczywistego FPGA 2 1 Spis treści FPGA... 1 1 Spis treści... 2
Bardziej szczegółowoWOJSKOWA AKADEMIA TECHNICZNA im. Jarosława Dąbrowskiego LABORATORIUM UKŁADÓW PROGRAMOWALNYCH I SPECJALIZOWANYCH
WOJSKOWA AKADEMIA TECHNICZNA im. Jarosława Dąbrowskiego LABORATORIUM UKŁADÓW PROGRAMOWALNYCH I SPECJALIZOWANYCH SPRAWOZDANIE Temat: Projekt notesu elektronicznego w języku VHDL przy użyciu układów firmy
Bardziej szczegółowoLaboratorium z podstaw techniki cyfrowej Studia inżynierskie niestacjonarne/stacjonarne, II rok III semestr, 2016/2017. W ramach laboratorium używamy:
Laboratorium z podstaw techniki cyfrowej Studia inżynierskie niestacjonarne/stacjonarne, II rok III semestr, 2016/2017 W ramach laboratorium używamy: - oprogramowanie: QUARTUS 13.0 sp1 firmy Altera i -
Bardziej szczegółowoPolitechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 1 (3h) Wprowadzenie do obsługi platformy projektowej Quartus II Instrukcja pomocnicza do laboratorium z przedmiotu
Bardziej szczegółowoAltera Quartus II. Opis niektórych komponentów dostarczanych razem ze środowiskiem. Opracował: mgr inż. Leszek Ciopiński
Altera Quartus II Opis niektórych komponentów dostarczanych razem ze środowiskiem Opracował: mgr inż. Leszek Ciopiński Spis treści Opis wybranych zagadnień obsługi środowiska Altera Quartus II:...1 Magistrale:...
Bardziej szczegółowoProjektowanie Urządzeń Cyfrowych
Projektowanie Urządzeń Cyfrowych Laboratorium 2 Przykład prostego ALU Opracował: mgr inż. Leszek Ciopiński Wstęp: Magistrale: Program MAX+plus II umożliwia tworzenie magistral. Magistrale są to grupy przewodów
Bardziej szczegółowoTechnika cyfrowa projekt: Sumator 4 bitowy równoległy
Technika cyfrowa projekt: Sumator 4 bitowy równoległy Autorzy: Paweł Bara Robert Boczek Przebieg prac projektowych: Zadany układ dostaje na wejściu dwie czterobitowe liczby naturalne, sumuje je, po czym
Bardziej szczegółowoWydział Elektryczny. Katedra Automatyki i Elektroniki. Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: SYNTEZA UKŁADÓW CYFROWYCH ES2D100005
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: SYNTEZA UKŁADÓW CYFROWYCH ES2D100005 Ćwiczenie Nr 8 Implementacja prostego
Bardziej szczegółowoProjektowanie Systemów Wbudowanych
Projektowanie Systemów Wbudowanych Podstawowe informacje o płycie DE2 Autorzy: mgr inż. Dominik Bąk i mgr inż. Leszek Ciopiński 1. Płyta DE2 Rysunek 1. Widok płyty DE2 z zaznaczonymi jej komponentami.
Bardziej szczegółowoSystemy Czasu Rzeczywistego FPGA
01. Systemy Czasu Rzeczywistego FPGA 1 Systemy Czasu Rzeczywistego FPGA laboratorium: 05 autor: mgr inż. Mateusz Baran 01. Systemy Czasu Rzeczywistego FPGA 2 1 Spis treści FPGA... 1 1 Spis treści... 2
Bardziej szczegółowoLABORATORIUM ELEKTRONIKA Projektowanie koderów, transkoderów i dekoderów w języku VHDL
LABORATORIUM ELEKTRONIKA Projektowanie koderów, transkoderów i dekoderów w języku VHDL 1. Cel ćwiczenia W ćwiczeniu student projektuje i implementuje w strukturze układu FPGA (Field Programmable Gate Array)
Bardziej szczegółowoPolitechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki. Automaty stanów
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 6 (2h) Automaty stanów Instrukcja do zajęć laboratoryjnych z przedmiotu Synteza układów cyfrowych studia niestacjonarne,
Bardziej szczegółowoProgramowalne układy logiczne
Programowalne układy logiczne Układy kombinacyjne Szymon Acedański Marcin Peczarski Instytut Informatyki Uniwersytetu Warszawskiego 28 września 2015 Co to jest układ kombinacyjny? Stan wyjść zależy tylko
Bardziej szczegółowoPolitechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki. Instrukcje do zajęć laboratoryjnych. Laboratorium z przedmiotu:
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki Instrukcje do zajęć laboratoryjnych Laboratorium z przedmiotu: Programowalne Układy Cyfrowe (studia stacjonarne II stopnia,
Bardziej szczegółowoWyświetlacz siedmiosegmentowy
Wyświetlacz siedmiosegmentowy autorzy: Tomasz Perek Tomasz Biernat Projekt: Układ, który liczbę podaną w postaci binarnej wyświetla w systemie szesnastkowym, ósemkowym oraz dziesiętnym. Wyświetlacz siedmiosegmentowy
Bardziej szczegółowoSystemy Czasu Rzeczywistego FPGA
01. Systemy Czasu Rzeczywistego FPGA 1 Systemy Czasu Rzeczywistego FPGA laboratorium: 06 autor: mgr inż. Mateusz Baran 01. Systemy Czasu Rzeczywistego FPGA 2 1 Spis treści FPGA... 1 1 Spis treści... 2
Bardziej szczegółowoBramki logiczne Instrukcja do ćwiczeń laboratoryjnych
Bramki logiczne Instrukcja do ćwiczeń laboratoryjnych. WSTĘP Celem ćwiczenia jest zapoznanie się z podstawowymi sposobami projektowania układów cyfrowych o zadanej funkcji logicznej, na przykładzie budowy
Bardziej szczegółowoKodery, dekodery, transkodery Synteza sprzętu przy pomocy VHDL
Mirosław Łazoryszczak Technika cyfrowa Laboratorium nr 8 Temat: Kodery, dekodery, transkodery Synteza sprzętu przy pomocy VHDL Katedra Architektury Komputerów i Telekomunikacji Zakład Systemów i Sieci
Bardziej szczegółowoWydział Elektryczny. Katedra Automatyki i Elektroniki. Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: PROGRAMOWALNE STRUKTURY LOGICZNE
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: PROGRAMOWALNE STRUKTURY LOGICZNE ES1C420 300 Ćwiczenie Nr 9 REALIZACJA
Bardziej szczegółowoBadanie układów średniej skali integracji - ćwiczenie Cel ćwiczenia. 2. Wykaz przyrządów i elementów: 3. Przedmiot badań
adanie układów średniej skali integracji - ćwiczenie 6. Cel ćwiczenia Celem ćwiczenia jest zapoznanie się z podstawowymi układami SSI (Średniej Skali Integracji). Przed wykonaniem ćwiczenia należy zapoznać
Bardziej szczegółowoWydział Elektryczny. Katedra Automatyki i Elektroniki. Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: SYNTEZA UKŁADÓW CYFROWYCH ES2D100005
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: SYNTEZA UKŁADÓW CYFROWYCH ES2D100005 Ćwiczenie Nr 9 Procesor złożony Opracował:
Bardziej szczegółowoWydział Elektryczny. Katedra Automatyki i Elektroniki. Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: PROGRAMOWALNE STRUKTURY LOGICZNE
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: PROGRAMOWALNE STRUKTURY LOGICZNE ES1C420 300 Ćwiczenie Nr 1 SYSTEM CAD
Bardziej szczegółowoPOLITECHNIKA POZNAŃSKA
POLITECHNIKA POZNAŃSKA INSTYTUT ELEKTROTECHNIKI I ELEKTRONIKI PRZEMYSŁOWEJ Zakład Elektrotechniki Teoretycznej i Stosowanej Laboratorium Podstaw Telekomunikacji Ćwiczenie nr 5 Rok akademicki: Wydział:
Bardziej szczegółowoSposoby projektowania systemów w cyfrowych
Sposoby projektowania systemów w cyfrowych Top-down Idea całości projektu Dekompozycja na mniejsze bloki Projekt i rafinacja podbloków Łączenie bloków w całość PRZYKŁAD (sumator kaskadowy) zdefiniowanie
Bardziej szczegółowoSystemy Czasu Rzeczywistego FPGA
01. Systemy Czasu Rzeczywistego FPGA 1 Systemy Czasu Rzeczywistego FPGA laboratorium: 03 autor: mgr inż. Mateusz Baran 01. Systemy Czasu Rzeczywistego FPGA 2 1 Spis treści FPGA... 1 1 Spis treści... 2
Bardziej szczegółowoSpis treści 1. Wstęp 2. Ćwiczenia laboratoryjne LPM
Spis treści 1. Wstęp... 9 2. Ćwiczenia laboratoryjne... 12 2.1. Środowisko projektowania Quartus II dla układów FPGA Altera... 12 2.1.1. Cel ćwiczenia... 12 2.1.2. Wprowadzenie... 12 2.1.3. Przebieg ćwiczenia...
Bardziej szczegółowoUkłady reprogramowalne i SoC Język VHDL (część 4)
Język VHDL (część 4) Prezentacja jest współfinansowana przez Unię Europejską w ramach Europejskiego Funduszu Społecznego w projekcie pt. Innowacyjna dydaktyka bez ograniczeń - zintegrowany rozwój Politechniki
Bardziej szczegółowoOrganizacja pamięci VRAM monitora znakowego. 1. Tryb pracy automatycznej
Struktura stanowiska laboratoryjnego Na rysunku 1.1 pokazano strukturę stanowiska laboratoryjnego Z80 z interfejsem częstościomierza- czasomierz PFL 21/22. Rys.1.1. Struktura stanowiska. Interfejs częstościomierza
Bardziej szczegółowoLABORATORIUM TECHNIKA CYFROWA. Pamięci. Rev.1.35
LABORATORIUM TECHNIKA CYFROWA Pamięci Rev.1.35 1. Cel ćwiczenia Praktyczna weryfikacja wiedzy teoretycznej z projektowania modułów sterowania oraz kontroli pamięci 2. Kolokwium Kolokwium wstępne sprawdzające
Bardziej szczegółowoĆwiczenie 1 VHDL - Licznik 4-bitowy.
Ćwiczenie 1 VHDL - Licznik 4-bitowy. Zadaniem studenta jest zaprojektowanie w układzie CoolRunner2 układu, który dzieli częstotliwość zegara wejściowego generując sygnał taktowania licznika 4-bitowego,
Bardziej szczegółowoBezpieczeństwo informacji oparte o kryptografię kwantową
WYŻSZA SZKOŁA BIZNESU W DĄBROWIE GÓRNICZEJ WYDZIAŁ ZARZĄDZANIA INFORMATYKI I NAUK SPOŁECZNYCH Instrukcja do laboratorium z przedmiotu: Bezpieczeństwo informacji oparte o kryptografię kwantową Instrukcja
Bardziej szczegółowo1. ISE WebPack i VHDL Xilinx ISE Design Suite 10.1 VHDL Tworzenie projektu Project Navigator Xilinx ISE Design Suite 10.1 File
1. ISE WebPack i VHDL Celem ćwiczenia jest szybkie zaznajomienie się ze środowiskiem projektowym Xilinx ISE Design Suite 10.1 oraz językiem opisu sprzętu VHDL. Tworzenie projektu Uruchom program Project
Bardziej szczegółowoĆw. 7: Układy sekwencyjne
Ćw. 7: Układy sekwencyjne Wstęp Celem ćwiczenia jest zapoznanie się z sekwencyjnymi, cyfrowymi blokami funkcjonalnymi. W ćwiczeniu w oparciu o poznane przerzutniki zbudowane zostaną następujące układy
Bardziej szczegółowoElementy cyfrowe i układy logiczne
Elementy cyfrowe i układy logiczne Wykład 5 Legenda Procedura projektowania Podział układów VLSI 2 1 Procedura projektowania Specyfikacja Napisz, jeśli jeszcze nie istnieje, specyfikację układu. Opracowanie
Bardziej szczegółowoĆwiczenie 29 Temat: Układy koderów i dekoderów. Cel ćwiczenia
Ćwiczenie 29 Temat: Układy koderów i dekoderów. Cel ćwiczenia Poznanie zasad działania układów koderów. Budowanie koderów z podstawowych bramek logicznych i układu scalonego Czytanie schematów elektronicznych,
Bardziej szczegółowoKrótkie wprowadzenie do ModelSim i Quartus2
Krótkie wprowadzenie do ModelSim i Quartus2 wersja 04.2011 1 Plan Oprogramowanie Pliki źródłowe Scenariusze użycia 2 Programy Programy w wersji darmowej do pobrania ze strony www.altera.com ModelSim-Altera
Bardziej szczegółowoKURS Hexcalcul (2) Implementacja kalkulatora kodu BCD na Hex w układzie programowalnym
KURS Hexcalcul (2) Implementacja kalkulatora kodu BCD na Hex w układzie programowalnym Dodatkowe materiały na CD Na przykładzie dosyć złożonego funkcjonalnie kalkulatora przeliczania kodu BCD na Hex, prezentujemy
Bardziej szczegółowoProjektowanie hierarchiczne Mariusz Rawski
CAD Projektowanie hierarchiczne rawski@tele.pw.edu.pl http://rawski.zpt.tele.pw.edu.pl/ Zamek elektroniczny: Elektroniczny zamek kod 4 cyfrowy kod wprowadzony z klawiatury ready sygnalizacja gotowości
Bardziej szczegółowoParametryzacja przetworników analogowocyfrowych
Parametryzacja przetworników analogowocyfrowych wersja: 05.2015 1. Cel ćwiczenia Celem ćwiczenia jest zaprezentowanie istoty działania przetworników analogowo-cyfrowych (ADC analog-to-digital converter),
Bardziej szczegółowoTranzystor JFET i MOSFET zas. działania
Tranzystor JFET i MOSFET zas. działania brak kanału v GS =v t (cutoff ) kanał otwarty brak kanału kanał otwarty kanał zamknięty w.2, p. kanał zamknięty Co było na ostatnim wykładzie? Układy cyfrowe Najczęściej
Bardziej szczegółowoPolitechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki. ĆWICZENIE Nr 1 (3h) Wprowadzenie do systemu Quartus II
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 1 (3h) Wprowadzenie do systemu Quartus II Instrukcja pomocnicza do laboratorium z przedmiotu Synteza układów cyfrowych
Bardziej szczegółowoLista zadań nr 1. Zagadnienia stosowanie sieci Petriego (ang. Petri net) jako narzędzia do modelowania algorytmów sterowania procesami
Warsztaty Koła Naukowego SMART dr inż. Grzegorz Bazydło G.Bazydlo@iee.uz.zgora.pl, staff.uz.zgora.pl/gbazydlo Lista zadań nr 1 Zagadnienia stosowanie sieci Petriego (ang. Petri net) jako narzędzia do modelowania
Bardziej szczegółowoWydział Mechaniczny. Instrukcja do zajęć laboratoryjnych. Numer ćwiczenia: 4. Laboratorium z przedmiotu: Technika cyfrowa i mikroprocesorowa
Politechnika Białostocka Wydział Mechaniczny Instrukcja do zajęć laboratoryjnych Temat ćwiczenia: Programowanie układu do sterowania wyświetlaczem 7-segmentowym Numer ćwiczenia: 4 Laboratorium z przedmiotu:
Bardziej szczegółowoSpecyfika projektowania Mariusz Rawski
CAD Specyfika projektowania Mariusz Rawski rawski@tele.pw.edu.pl http://rawski.zpt.tele.pw.edu.pl/ System cyfrowy pierwsze skojarzenie Urządzenia wprowadzania danych: klawiatury czytniki urządzenia przetwarzania
Bardziej szczegółowoWydział Elektryczny. Katedra Telekomunikacji i Aparatury Elektronicznej. Konstrukcje i Technologie w Aparaturze Elektronicznej.
Politechnika Białostocka Wydział Elektryczny Katedra Telekomunikacji i Aparatury Elektronicznej Konstrukcje i Technologie w Aparaturze Elektronicznej Ćwiczenie nr 4 Temat: Sterowanie sekwencyjne wyświetlaczem
Bardziej szczegółowoLABORATORIUM OPTOELEKTRONIKA I SENSORYKA Oprogramowanie bariery podczerwieni w układzie CPLD
LABORATORIUM OPTOELEKTRONIKA I SENSORYKA Oprogramowanie bariery podczerwieni w układzie CPLD 1. Wstęp i cel ćwiczenia W ćwiczeniu student tworzy barierę podczerwieni złożoną z diody nadawczej IR (Infra
Bardziej szczegółowo1. Synteza układów opisanych w języku VHDL Xilinx ISE Design Suite 10.1 VHDL 2. Obsługa przetwornika CA Project Add source...
1. Synteza układów opisanych w języku VHDL Celem ćwiczenia jest szybkie zaznajomienie się ze środowiskiem projektowym Xilinx ISE Design Suite 10.1 oraz językiem opisu sprzętu VHDL, także przetwornikiem
Bardziej szczegółowoUkłady sekwencyjne. Podstawowe informacje o układach cyfrowych i przerzutnikach (rodzaje, sposoby wyzwalania).
Ćw. 10 Układy sekwencyjne 1. Cel ćwiczenia Celem ćwiczenia jest zapoznanie się z sekwencyjnymi, cyfrowymi blokami funkcjonalnymi. W ćwiczeniu w oparciu o poznane przerzutniki zbudowane zostaną układy rejestrów
Bardziej szczegółowoRys Schemat montażowy (moduł KL blok e) Tablica C B A F
Ćwiczenie 30 Temat: Układy multiplekserów i demultiplekserów. Cel ćwiczenia Poznanie zasad działania multiplekserów. Budowanie multiplekserów z podstawowych bramek logicznych i układu scalonego TTL. Czytanie
Bardziej szczegółowoĆwiczenie 31 Temat: Analogowe układy multiplekserów i demultiplekserów. Układ jednostki arytmetyczno-logicznej (ALU).
Ćwiczenie 31 Temat: Analogowe układy multiplekserów i demultiplekserów. Układ jednostki arytmetyczno-logicznej (ALU). Cel ćwiczenia Poznanie własności analogowych multiplekserów demultiplekserów. Zmierzenie
Bardziej szczegółowoBADANIE UKŁADÓW CYFROWYCH. CEL: Celem ćwiczenia jest poznanie właściwości statycznych układów cyfrowych serii TTL. PRZEBIEG ĆWICZENIA
BADANIE UKŁADÓW CYFROWYCH CEL: Celem ćwiczenia jest poznanie właściwości statycznych układów cyfrowych serii TTL. PRZEBIEG ĆWICZENIA 1. OGLĘDZINY Dokonać oględzin badanego układu cyfrowego określając jego:
Bardziej szczegółowoĆwiczenie Digital Works 003 Układy sekwencyjne i kombinacyjne
TECHNIKA MIKROPROCESOROWA 3EB KATEDRA ENERGOELEKTRONIKI I AUTOMATYKI SYSTEMÓW PRZETWARZANIA ENERGII WWW.KEIASPE.AGH.EDU.PL AKADEMIA GÓRNICZO-HUTNICZA WWW.AGH.EDU.PL Temat: Narzędzia: Digital Works pakiet
Bardziej szczegółowoĆwiczenie 26. Temat: Układ z bramkami NAND i bramki AOI..
Temat: Układ z bramkami NAND i bramki AOI.. Ćwiczenie 26 Cel ćwiczenia Zapoznanie się ze sposobami konstruowania z bramek NAND różnych bramek logicznych. Konstruowanie bramek NOT, AND i OR z bramek NAND.
Bardziej szczegółowoDOKUMENTACJA PROJEKTU
AKADEMIA GÓRNICZO-HUTNICZA w Krakowie KATEDRA ELEKTRONIKI DOKUMENTACJA PROJEKTU Projekt z przedmiotu Sprzętowa Implementacja Algorytmów: Dekoder klawiatury na PS/2 Prowadzący: Dr inż. Paweł Russek Wykonali:
Bardziej szczegółowoHC541 8-bitowy bufor jednokierunkowy HC245 8-bitowy bufor dwukierunkowy HC244 dwa 4-bitowe bufory jednokierunkowe
Bufory (BUFFER) Bufory stosuje się po to by: - zwiększyć obciążalność magistrali - chronić układ wysokiej skali integracji - sterować przepływem danych HC541 8-bitowy bufor jednokierunkowy HC245 8-bitowy
Bardziej szczegółowoJęzyki opisu sprzętu VHDL Mariusz Rawski
CAD Języki opisu sprzętu VHDL rawski@tele.pw.edu.pl http://rawski.zpt.tele.pw.edu.pl/ Języki opisu sprzętu System cyfrowy może być opisany na różnych poziomach abstrakcji i z wykorzystaniem różnych sposobów
Bardziej szczegółowoWydział Elektryczny. Katedra Automatyki i Elektroniki. Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: TECHNIKA CYFROWA 2 TS1C300 020
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: TECHNIKA CYFROWA 2 TS1C300 020 Ćwiczenie Nr 12 PROJEKTOWANIE WYBRANYCH
Bardziej szczegółowo4. Karta modułu Slave
sygnały na magistralę. Można wyróżnić trzy typy układów scalonych takie jak bramki o otwartym kolektorze wyjściowym, bramki trójstanowe i bramki o przeciwsobnym wzmacniaczu wyjściowym. Obciążalność prądową
Bardziej szczegółowoProgramowalne Układy Cyfrowe Laboratorium
Zdjęcie opracowanej na potrzeby prowadzenia laboratorium płytki przedstawiono na Rys.1. i oznaczono na nim najważniejsze elementy: 1) Zasilacz i programator. 2) Układ logiki programowalnej firmy XILINX
Bardziej szczegółowoSystemy wbudowane. Uniwersytet Łódzki Wydział Fizyki i Informatyki Stosowanej. Witold Kozłowski
Uniwersytet Łódzki Wydział Fizyki i Informatyki Stosowanej Systemy wbudowane Witold Kozłowski Zakład Fizyki i Technologii Struktur Nanometrowych 9-236 Łódź, Pomorska 49/53 https://std2.phys.uni.lodz.pl/mikroprocesory/
Bardziej szczegółowoUkłady Cyfrowe laboratorium
Układy Cyfrowe laboratorium Przykład realizacji ćwiczenia nr 7 Temat: Realizacja układu sterującego systemu cyfrowego z uwzględnieniem kodowania i dekompozycji funkcji pw automatu dla Metody Newtona, tj.
Bardziej szczegółowoĆwiczenie 25 Temat: Interfejs między bramkami logicznymi i kombinacyjne układy logiczne. Układ z bramkami NOR. Cel ćwiczenia
Ćwiczenie 25 Temat: Interfejs między bramkami logicznymi i kombinacyjne układy logiczne. Układ z bramkami NOR. Cel ćwiczenia Zapoznanie się z techniką połączenia za pośrednictwem interfejsu. Zbudowanie
Bardziej szczegółowoJęzyk opisu sprzętu VHDL
Język opisu sprzętu VHDL dr inż. Adam Klimowicz Seminarium dydaktyczne Katedra Mediów Cyfrowych i Grafiki Komputerowej Informacje ogólne Język opisu sprzętu VHDL Przedmiot obieralny dla studentów studiów
Bardziej szczegółowoProjekt procesora NIOSII w strukturze programowalnego układu logicznego CYCLONEII EP2C35F672C6 podłączenie i obsługa wyświetlacza LCD.
LAB. 2 Projekt procesora NIOSII w strukturze programowalnego układu logicznego CYCLONEII EP2C35F672C6 podłączenie i obsługa wyświetlacza LCD. Laboratorium Mikroprocesorowych Układów Sterowania instrukcja
Bardziej szczegółowoMMfpga01. MMfpga11. Instrukcja konfiguracji środowiska, przykładowy projekt oraz programowanie układu
MMfpga01 MMfpga11 Instrukcja konfiguracji środowiska, przykładowy projekt oraz programowanie układu 1 Spis treści 1. Instalacja aplikacji QUARTUS II Web Edition...3 2. Instalacja programu QUARTUS II Web
Bardziej szczegółowoPrzetworniki AC i CA
KATEDRA INFORMATYKI Wydział EAIiE AGH Laboratorium Techniki Mikroprocesorowej Ćwiczenie 4 Przetworniki AC i CA Cel ćwiczenia Celem ćwiczenia jest poznanie budowy i zasady działania wybranych rodzajów przetworników
Bardziej szczegółowoLaboratorium 10 Temat: Zaawansowane jednostki testowe. Operacje na plikach. Funkcje.
Laboratorium 10 Temat: Zaawansowane jednostki testowe. Operacje na plikach. Funkcje. 1. W języku VHDL zdefiniowano mechanizm odczytywania i zapisywania danych z i do plików. Pliki te mogą być wykorzystywane
Bardziej szczegółowoElektrotechnika II Stopień (I stopień / II stopień) Ogólno akademicki (ogólno akademicki / praktyczny)
Załącznik nr 7 do Zarządzenia Rektora nr 10/12 z dnia 21 lutego 2012r. KARTA MODUŁU / KARTA PRZEDMIOTU Kod modułu Nazwa modułu Nazwa modułu w języku angielskim Obowiązuje od roku akademickiego 2012/2013
Bardziej szczegółowoSterownik Spid Pant 8 i Ant 8. Podręcznik użytkowania
Sterownik Spid Pant 8 i Ant 8 Podręcznik użytkowania Spis treści Spis treści...2 Wprowadzenie...3 Komplet...3 Dane techniczne...3 Panel sterujący...4 Panel tylny...5 Obsługa sterownika...6 Zmiana trybu
Bardziej szczegółowoZadania do wykładu 1, Zapisz liczby binarne w kodzie dziesiętnym: ( ) 2 =( ) 10, ( ) 2 =( ) 10, (101001, 10110) 2 =( ) 10
Zadania do wykładu 1,. 1. Zapisz liczby binarne w kodzie dziesiętnym: (1011011) =( ) 10, (11001100) =( ) 10, (101001, 10110) =( ) 10. Zapisz liczby dziesiętne w naturalnym kodzie binarnym: (5) 10 =( ),
Bardziej szczegółowoPolitechnika Białostocka
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki Kod przedmiotu: TS1C 622 388 Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: Elektronika samochodowa Temat: Programowanie
Bardziej szczegółowo1.2 Schemat blokowy oraz opis sygnałów wejściowych i wyjściowych
Dodatek A Wyświetlacz LCD. Przeznaczenie i ogólna charakterystyka Wyświetlacz ciekłokrystaliczny HY-62F4 zastosowany w ćwiczeniu jest wyświetlaczem matrycowym zawierającym moduł kontrolera i układ wykonawczy
Bardziej szczegółowoLABORATORIUM UKŁADÓW PROGRAMOWALNYCH Wydziałowy Zakład Metrologii Mikro- i Nanostruktur SEMESTR LETNI 2016
LABORATORIUM UKŁADÓW PROGRAMOWALNYCH Wydziałowy Zakład Metrologii Mikro- i Nanostruktur SEMESTR LETNI 2016 Prowadzący: dr inż. Daniel Kopiec email: daniel.kopiec@pwr.edu.pl Pierwszy projekt w środowisku
Bardziej szczegółowoAutomatyka. Treść wykładów: Multiplekser. Układ kombinacyjny. Demultiplekser. Koder
Treść wykładów: utomatyka dr inż. Szymon Surma szymon.surma@polsl.pl http://zawt.polsl.pl/studia pok., tel. +48 6 46. Podstawy automatyki. Układy kombinacyjne,. Charakterystyka,. Multiplekser, demultiplekser,.
Bardziej szczegółowo2.1 Przesył danych między procesorem a tabelą zmiennych
1 Wstęp...1 2 Jak aplikacja obsługuje procesory?...2 2.1 Przesył danych między procesorem a tabelą zmiennych...2 2.2 Polecenia wysyłane do procesorów...2 3 Podstawowe peryferia procesora HallChip...3 3.1
Bardziej szczegółowoLABORATORIUM ENERGOOSZCZĘDNEGO BUDYNKU
LABORATORIUM ENERGOOSZCZĘDNEGO BUDYNKU Ćwiczenie 3 PROJEKT I PROGRAMOWANIE WIZUALIZACJI W SYSTEMIE EIB/KNX Z WYKORZYSTANIEM UNIWERSALNEGO KONCENTRATORA UK/S 32.1. Energooszczędny Budynek 2 1. Wstęp. W
Bardziej szczegółowoLABORATORIUM ENERGOOSZCZĘDNEGO BUDYNKU
LABORATORIUM ENERGOOSZCZĘDNEGO BUDYNKU Ćwiczenie 9 STEROWANIE ROLETAMI POPRZEZ TEBIS TS. WYKORZYSTANIE FUNKCJI WIELOKROTNEGO ŁĄCZENIA. 2 1. Cel ćwiczenia. Celem ćwiczenia jest nauczenie przyszłego użytkownika
Bardziej szczegółowoWydział Elektryczny. Katedra Telekomunikacji i Aparatury Elektronicznej. Konstrukcje i Technologie w Aparaturze Elektronicznej.
Politechnika Białostocka Wydział Elektryczny Katedra Telekomunikacji i Aparatury Elektronicznej Konstrukcje i Technologie w Aparaturze Elektronicznej Ćwiczenie nr 5 Temat: Przetwarzanie A/C. Implementacja
Bardziej szczegółowoSML3 październik
SML3 październik 2005 24 100_LED8 Moduł zawiera 8 diod LED dołączonych do wejść za pośrednictwem jednego z kilku możliwych typów układów (typowo jest to układ typu 563). Moduł jest wyposażony w dwa złącza
Bardziej szczegółowoTechnika cyfrowa i mikroprocesorowa. Zaliczenie na ocenę. Zaliczenie na ocenę
I. KARTA PRZEDMIOTU Nazwa przedmiotu/modułu: Nazwa angielska: Kierunek studiów: Poziom studiów: Profil studiów: Jednostka prowadząca: Technika cyfrowa i mikroprocesorowa Edukacja techniczno-informatyczna
Bardziej szczegółowoĆwiczenie 2. Siedmiosegmentowy wyświetlacz LED
Ćwiczenie 2 Siedmiosegmentowy wyświetlacz LED 2-1. Cel ćwiczenia Celem ćwiczenia jest zapoznanie się studentów ze sposobem obsługi wielopozycyjnego 7-segmentowego wyświetlacza LED multipleksowanego programowo
Bardziej szczegółowoLaboratorium Elektrycznych Systemów Inteligentnych
Laboratorium Elektrycznych Systemów Inteligentnych Ćwiczenie 19 Analiza pracy urządzeń KNX/EIB należących do odrębnych linii magistralnych Celem ćwiczenia jest przeprowadzenie i analiza pracy urządzeń
Bardziej szczegółowoUKŁADY CYFROWE. Układ kombinacyjny
UKŁADY CYFROWE Układ kombinacyjny Układów kombinacyjnych są bramki. Jedną z cech układów kombinacyjnych jest możliwość przedstawienia ich działania (opisu) w postaci tabeli prawdy. Tabela prawdy podaje
Bardziej szczegółowoLista zadań nr 5. Ścieżka projektowa Realizacja każdego z zadań odbywać się będzie zgodnie z poniższą ścieżką projektową (rys.
Sterowanie procesami dyskretnymi laboratorium dr inż. Grzegorz Bazydło G.Bazydlo@iee.uz.zgora.pl, staff.uz.zgora.pl/gbazydlo Lista zadań nr 5 Zagadnienia stosowanie skończonych automatów stanów (ang. Finite
Bardziej szczegółowoBadanie właściwości multipleksera analogowego
Ćwiczenie 3 Badanie właściwości multipleksera analogowego Program ćwiczenia 1. Sprawdzenie poprawności działania multipleksera 2. Badanie wpływu częstotliwości przełączania kanałów na pracę multipleksera
Bardziej szczegółowoĆwiczenie nr 1 Temat: Ćwiczenie wprowadzające w problematykę laboratorium.
Ćwiczenie nr 1 Temat: Ćwiczenie wprowadzające w problematykę laboratorium. Zagadnienia do samodzielnego opracowania: rola sygnału taktującego (zegara) w układach synchronicznych; co robi sygnał CLEAR (w
Bardziej szczegółowoPodstawy Elektroniki dla Elektrotechniki. Liczniki synchroniczne na przerzutnikach typu D
AGH Katedra Elektroniki Podstawy Elektroniki dla Elektrotechniki Liczniki synchroniczne na przerzutnikach typu D Ćwiczenie 7 Instrukcja do ćwiczeń symulacyjnych 2016 r. 1 1. Wstęp Celem ćwiczenia jest
Bardziej szczegółowoSystemy wbudowane. Uniwersytet Łódzki Wydział Fizyki i Informatyki Stosowanej. Witold Kozłowski
Uniwersytet Łódzki Wydział Fizyki i Informatyki Stosowanej Systemy wbudowane Witold Kozłowski Zakład Fizyki i Technologii Struktur Nanometrowych 90-236 Łódź, Pomorska 149/153 https://std2.phys.uni.lodz.pl/mikroprocesory/
Bardziej szczegółowoQuartus. Rafał Walkowiak IIn PP Listopad 2017
Quartus Rafał Walkowiak IIn PP Listopad 2017 Altera Quartus Narzędzie projektowe dla FPGA I CPLD Umożliwia: wprowadzenie projektu, syntezę logiczną i symulację funkcjonalną, przydział do układów logicznych
Bardziej szczegółowoPodstawy techniki mikroprocesorowej
Podstawy techniki mikroprocesorowej Temat 2 Obsługa wyświetlaczy v.1.0 Uniwersytet Pedagogiczny, Instytut Techniki Dominik Rzepka, dominik.rzepka@agh.edu.pl, 2014 1. Obsługa pinów mikroprocesora i wyświetlacze
Bardziej szczegółowoFunkcja Boolowska a kombinacyjny blok funkcjonalny
SWB - Kombinacyjne bloki funkcjonalne - wykład 3 asz 1 Funkcja Boolowska a kombinacyjny blok funkcjonalny Kombinacyjny blok funkcjonalny w technice cyfrowej jest układem kombinacyjnym złożonym znwejściach
Bardziej szczegółowoSystemy Wbudowane. Założenia i cele przedmiotu: Określenie przedmiotów wprowadzających wraz z wymaganiami wstępnymi: Opis form zajęć
Systemy Wbudowane Kod przedmiotu: SW Rodzaj przedmiotu: kierunkowy ; obowiązkowy Wydział: Informatyki Kierunek: Informatyka Specjalność (specjalizacja): - Poziom studiów: pierwszego stopnia Profil studiów:
Bardziej szczegółowo