3.2. PODSTAWOWE WIADOMOŚCI TEORETYCZNE

Transkrypt

1 3. BLOKI KOMUTACYJNE 3.. CEL ĆWICZENIA Celem ćwiczenia jest zapoznanie się z podstawowymi układami komutacyjnymi. Ćwiczenie wykonywane jest na modułowym zestawie elementów logicznych UNILOG PODSTAWOWE WIADOMOŚCI TEORETYCZNE Układy komutacyjne służą do przesyłania informacji między układami ją przetwarzającymi. Mogą być wykorzystywane również w ukła-dach sterowania przesyłaniem i przetwarzaniem informacji. Przed przesłaniem informacja jest często odpowiednio zakodowana. Stosuje się do tego celu określone kody, charakteryzujące się specyficznymi własnościami, takimi jak odporność na zakłócenia, łatwość kodowania. Do układów komutacyjnych zaliczamy enkodery, dekodery, trans-kodery, multipleksery i demultipleksery Enkodery Enkoderem (koderem) nazywamy układ służący do konwersji kodu z n lub z n na określony kod wyjściowy. Enkoder ma n wejść, przy czym tylko jedno z nich może być w danym czasie wyróżnione. Enkodery są stosowane głównie do wprowadzenia do systemów cyfrowych informacji w postaci liczb dziesiętnych, np. z przełączników 0-pozycyjnych obrotowych lub klawiszowych. Jako przykład zostanie rozpatrzony enkoder, który amienia kod z 0 na kod 842. Tabela 3. zawiera poszczególne stany układu, gdzie X i oznacza wejścia, Y i - wyjścia. Przedstawia ona tablicę stanów typowego układu enkodera bez negacji, dla którego aktywnym stanem na wejściu jest jedynka logiczna. Na podstawie tabeli można określić zależności opisujące poszczególne wyjścia enkodera: 5

2 YO = X + X3 + X5 + X7 + X Y = X + X + X + X Y = X + X + X + X Y = X + X Tabela 3. Tablica stanów enkodera zamieniającego kod z 0 na kod 842 X 9 X 8 X 7 X 6 X 5 X 4 X 3 X 2 X X 0 Y 3 Y 2 Y Y Schemat logiczny enkodera przedstawiono na rysunku 3.. W praktyce często stosowane są także enkodery zmieniające kod z 0 na kod 842. Schemat logiczny takiego enkodera przedstawiono na rysunku 3.2. W wielu systemach wymaga się, aby enkoder wytwarzał jednoznaczną odpowiedź w wypadku, gdy jednocześnie na kilku jego wejściach pojawi się jedynka (zero). Należy wówczas ustalić priorytety wejść, dzięki czemu będzie można tak zaprojektować układ, aby na jego wejściach pojawił się zakodowany numer tego z aktywnych wejść, które ma najwyższy priorytet. Układ, który to realizuje nosi 52

3 nazwę enkodera priorytetowego. Enkodery realizowane w postaci gotowych układów scalonych są z reguły enkoderami priorytetowymi. X 9 X 8 X 7 X 6 X 5 X 4 X 3 X 2 X Y 0 Y Y 2 Y 3 Rys.3.. Schemat logiczny enkodera kodu " z 0" na kod 842 X 9 X 8 X 7 X 6 X 5 X 4 X 3 X 2 X Y 0 Y Y 2 Y 3 Rys.3.2. Schemat logiczny enkodera kodu z 0 na kod

4 Dekodery Dekoderem nazywamy układ służący do zamiany dowolnego kodu na kod z n, z n lub na kod wskaźnika 7-segmentowego. Dekodery stosowane są przy wyprowadzaniu na zewnątrz informacji z układów cyfrowych (zamieniają one liczby przedstawione w kodzie dwójkowym na liczby dziesiętne) oraz wszędzie tam, gdzie określonej w postaci liczby dwójkowej informacji (adresowi, instrukcji) należy przyporządkować pobudzenie jednej określonej linii. Jako przykład zostanie rozpatrzony dekoder kodu Graya +3 na kod z 0. Tablice stanów tego dekodera przedstawiono w tabeli 3.2. Na jej podstawie można określić zależności opisujące wyjścia dekodera, które przyjmują następującą postać: Y 0 = X X 2 X 3 X 4 Y 5 = X X 2 X 3 X 4 Y = X X 2 X 3 X 4 Y 6 = X X 2 X 3 X 4 Y 2 = X X 2 X 3 X 4 Y 7 = X X 2 X 3 X 4 Y 3 = X X 2 X 3 X 4 Y 8 = X X 2 X 3 X 4 Y 4 = X X 2 X 3 X 4 Y 9 = X X 2 X 3 X 4 Powyższe funkcje nie muszą być określone dla kombinacji argumentów, które nie występują w tabeli 3.2. Dlatego też funkcje te można uprościć stosując np. metodę tablic Karnaugha. Po minimalizacji otrzymujemy: Y = X X Y = X X X Y = X X X X Y = X X X Y = X X X Y = X X X Y = X X X Y = X X X X Y = X X X Y = X X Dekodery są również realizowane jako gotowe układy scalone, np. układ UCY dekoder czterobitowego kodu dwójkowego BCD (842) na kod z 0, UCY dekoder kodu BCD na kod 54

5 wskaźnika 7-segmentowego. Schemat układu sterowania półprzewodnikowego wskaźnika cyfrowego i zastosowanie dekodera scalonego UCY 7447 przedstawiono na rysunku 3.3. Tabela 3.2 Tabela stanów dekodera kodu Graya +3 na kod z 0 X 4 X 3 X 2 X Y 9 Y 8 Y 7 Y 6 Y 5 Y 4 Y 3 Y 2 Y Y wskaźnik 7-segmentowy kod BCD (842) A B C D 7447 RBI LT BI/RBO 3 a 2 b c 0 d 9 e 5 f g 4 R R R R R R R Rys.3.3. Układ sterowania półprzewodnikowym wskaźnikiem 7-segmentowym +5V 55

6 Układ scalony UCY 7447, oprócz czterech wejść informacyjnych A, B, C, D (odpowiednio o wagach, 2, 4, 8) i siedmiu wyjść sterujących segmentami (a, b, c, d, e, f, g), posiada również dodatkowe wejścia funkcyjne: wejście wygaszania wskaźnika BI/RBO (ang. Blanking Input/Ripple Blanking Output), spełniające również funkcję sygnalizacji wygaszania zera, wejście wygaszania zera RBI (ang. Ripple Blanking Input), wejście testowe LT (ang. Lamp Test). Układ UCY 7447 umożliwia wyświetlanie cyfr od 0 do 9 i sześciu dodatkowych znaków. Czasami w literaturze, np.[4], układ scalony UCY 7447 jest zaliczany do transkoderów Transkodery Układy służące do zmiany kodu dwójkowego, innego niż kod z n lub z n na kod dwójkowy, również inny niż kod z n lub z n noszą nazwę transkoderów (translatorów, konwerterów). Jako przykład zostanie rozpatrzony transkoder kodu binarnego naturalnego (4-bitowego) na kod Graya, którego tablicę stanów przedstawiono w tabeli 3.3. Po minimalizacji i odpowiednich przekształceniach funkcje opisujące ten układ można przedstawić w następującej postaci: Gi = Bi Bi + dla i = 0,, 2 G = B 3 3 Uogólniając, dla translatora n-bitowego naturalnego kodu dwójkowego na kod Graya otrzymujemy następujące zależności: Gi = Bi Bi + dla i = 0,, 2,..., n-2 G = B n n Tabela

7 Tabela stanów transkodera kodu binarnego naturalnego (4 bitowego) na kod Graya Kod dwójkowy B 3 B 2 B B 0 Kod Graya G 3 G 2 G G Multipleksery i demultipleksery Multiplekserem nazywamy układ o N wejściach adresowych, wejściach informacyjnych i jednym wyjściu łączonym z jednym z wejść informacyjnych w zależności od podanego adresu. Natomiast demultiplekser jest to układ działający odwrotnie do multipleksera. Posiada on jedno wejście informacyjne, N wejść adresowych oraz 2 N wyjść. Podanie określonego adresu powoduje połączenie wejścia z wybranym przez wejście adresowe wyjściem. Multiplekser można wy-korzystać do zamiany równoległego kodu dwójkowego na kod 2 N 57

8 szeregowy, demultiplekser zaś do przetworzenia kodu szeregowego na równoległy. Oba te układy, połączone w sposób pokazany na rysunku 3.4, umożliwiają zrealizowanie multipleksowego systemu transmisji danych. W technice TTL są wytwarzane multipleksery o 6, 8, 4 i 2 wejściach informacyjnych oraz odpowiednio o 4, 3, 2 i wejściach adresowych. Typowym przykładem multipleksera jest układ UCY 7450; składa się on z: 6 wejść informacyjnych ( E0, E, E2,..., E5), 4 wejść adresowych (A, B, C, D), wejścia strobującego (strobe), wyjścia dwustanowego negacyjnego (W). w e j ś c i a w y j ś c i a adres adres Rys.3.4. Multipleksowy system transmisji danych Funkcja logiczna realizowana przez układ UCY 7450 ma następującą postać: W= STROBE( E DCBA+ E DCBA+ E DCBA E DC BA E DC BA) 3 5 Inne multipleksery scalone różnią się od układu UCY 7450 liczbą wejść adresowych oraz informacyjnych. Układ UCY 745 jest multiplekserem posiadającym: 8 wejść informacyjnych, 3 wejścia adresowe, wejście strobujące, 58

9 wyjścia komplementarne (bez negacji - pozycyjne oraz negacyjne). Natomiast układ UCY 7453 jest multiplekserem podwójnym, z których każdy posiada: 4 wejścia informacyjne, wejście strobujące, wyjście (bez negacji), 2 wejścia adresowe wspólne dla obu multiplekserów. Ponadto układ UCY 7457 jest multiplekserem poczwórnym, z których każdy posiada: dwa wejścia informacyjne, jedno wyjście (bez negacji), wejście strobujące i adresowe wspólne dla czterech multiplekserów. Produkowane demultipleksery mają 6 lub 4 wyjścia i odpowiednio 4 lub 2 wejścia adresowe. Typowym przedstawicielem demultiplekserów jest układ UCY Składa się on z dwóch wejść G i G 2, spełniających funkcję wejścia informacyjnego i strobującego. Jeżeli oba te wejścia potraktować jako wejścia strobujące, wówczas układ spełniać może funkcję dekodera naturalnego 4-bitowego kodu dwójkowego, podawanego na wejścia adresowe A, B, C, D (odpowiednio o wagach, 2, 4, 8), na kod z 6, otrzymywany na jego wyjściu. Multiplekser UCY 7454 ma 6 wyjść. Demultiplekserem jest także układ UCY 7455, który zawiera 2 x 2 wejścia strobujące, 2 wejścia adresowe wspólne dla obydwu demul-tiplekserów, 2 x 4 wyjścia. Układ UCY 7455 może być łatwo prze-kształcony na demultiplekser 8-wyjściowy. Jako trzecie wejście adresowe należy wykorzystać, odpowiednio połączone, wejścia strobujące. 59

10 Przykłady wykorzystania multipleserów i demultiplekserów Multipleksery oraz demultipleksery są stosowane między innymi w systemach multipleksowego przesyłania danych (np. rysunek 3.4). Technika multipleksowa umożliwia przesyłanie wielu danych jedną linią, przez co uzyskuje się uproszczenie i obniżenie kosztów systemu przesyłania danych. Multipleksery można także wykorzystać jako generatory kombinacyjnych funkcji logicznych, zagadnienie to zostanie omówione na podstawie przykładu. Przykład Zrealizować funkcję y(d, c, b, a) = (3, 4, 7, 8, 9, 0,, 3, 5). Do budowy układu należy wykorzystać dowolne bramki oraz: a) multiplekser UCY 745, b) multiplekser UCY Tabela 3.4 Tablica stanów funkcji y(d, c, b, a) = (3, 4, 7, 8, 9, 0,, 3, 5) Lp. d c b a y Dla układu 745 Dla układu D 0 = 0 D 0 = ab D = a D 2 = a D = a b D 3 = a D 4 = D 2 = D 5 = D 6 = a D 3 = a D 7 = a 60

11 Multipleksowe układy kombinacyjne cechują się wieloma zaletami w porównaniu z układami kombinacyjnymi złożonymi z bramek. Jako podstawowe wymienić można: prostotę realizacji, większą niezawodność (mniejsza liczba połączeń) oraz większą szybkość działania. Multipleksery znalazły również zastosowanie w układach kontroli parzystości (nieparzystości) przesyłanej informacji. Układy takie stosuje się podczas transmisji danych cyfrowych do wykrywania nieparzystej liczby błędów w kontrolowanym słowie. +5V a b c d D0 D D2 D3 D4 D5 D6 D7 A (2 0 ) B (2 ) C (2 2 ) W 745 S Y Y Y Rys.3.5. Generator funkcji y(d, c, b, a) = (3, 4, 7, 8, 9, 0,, 3, 5) 6

12 a b +5V c d D0 D D2 D3 A (2 0 ) B (2 ) / Y S Y Rys.3.6. Generator funkcji y(d, c, b, a) = (3, 4, 7, 8, 9, 0,, 3, 5) Multipleksery można także wykorzystać do budowy konwerterów. Na rysunku 3.7. przedstawiono przykładowo schemat logiczny konwertera kodu BCD na kod uzupełnienie do 9. D C B A G G Y Y A(2 0 ) B(2 ) / / Z Y X W Rys.3.7. Schemat logiczny konwertera kodu BCD na kod uzupełnienie do 9 62

13 3.3. PRZEBIEG ĆWICZENIA. Przed przystąpieniem do ćwiczenia należy przygotować w domu (uwzględniający numerację nóżek) projekt wybranego układu: a) enkoder z 0 na kod Aikena, b) dekoder kodu Johnsona na kod z 0 (jest w Internecie), c) translator 4-bitowego kodu naturalnego na kod Gray a oraz translator 4-bitowego kodu Gray a na binarny kod naturalny (dla n = 5 jest w Internecie), d) generator przebiegów schodkowych z zastosowaniem dekodera, e) konwerter równoległo / szeregowy słów 6-bitowych (5 bitów informacyjnych + bit parzystości), f) układ do kontroli kodu 2 z 5 (lub 3 z 8); należy wykorzystać dowolne bramki oraz multiplekser UCY 745 lub UCY 7450, g) enkoder kodu z 0 na kod BCD (842), h) kodowanie i dekodowanie informacji z zastosowaniem kodu Hamminga (W. Hołubowicz, P. Płóciennik GSM cyfrowy system telefonii komórkowej, Poznań 977, str. 266) i) dekoder kodu BCD na kod z 0 j) dekoder kodu binarnego naturalnego (n=3) na kod z 8 k) translator kodu binarnego naturalnego (n=4) na kod BCD l) translator kodu binarnego naturalnego (n=4) na kod wskaźnika siedmiosegmentowego 2. Korzystając z modułów logicznych UCY 7400, UCY 7404, UCY 740, UCY 7402, należy zbudować układ enkodera z rysunku 3.. Wejściami układu winny być przełączniki stabilne, wyjściami rejestr wskaźników diodowych. Sprawdzić zgodność działania układu z tablicą prawdy. 3. Korzystając z dostępnych modułów logicznych, należy zbudować układ dekodera kodu Gray a +3 na kod z 0. Należy sprawdzić zgodność działania układu z tablicą prawdy. 4. Sprawdzić działanie układu UCY 7447 w układzie sterowania półprzewodnikowym wskaźnikiem 7-segmentowym. 63

14 Rys.3.8.Układ do sprawdzania multipleksera 745 oraz demultipleksera Korzystając z dostępnych modułów logicznych, należy zbudować układ z rysunku 3.8. Narysować przebiegi czasowe na wszystkich wyjściach zastosowanych układów. W celu uproszczenia analizy należy zewrzeć wszystkie wejścia D i i dokonać analizy dla D i = 0 oraz D i =. 6. Zrealizować układ zaprojektowany w domu zgodnie z punktem. Zbadać poprawność pracy tego układu. Sprawozdanie powinno zawierać przygotowane projekty układów. Na-leży podać tablicę prawdy lub przebiegi czasowe badanych układów oraz wnioski z przebiegu ćwiczenia. 64

15 3.4. ZAGADNIENIA KONTROLNE. Co to są kody dwójkowe dziesiętne? 2. Co to są kody do detekcji i korekcji błędów? 3. Co to są kody refleksyjne? 4. Przedstawić zasadę działania enkodera priorytetowego. 5. Podać zastosowania dekoderów. 6. Podać zastosowania multiplekserów i demultiplekserów. LITERATURA. KALISZ J., Podstawy elektroniki cyfrowej, WKiŁ, Warszawa Laboratorium podstaw techniki cyfrowej, praca zbiorowa pod red. L. Wasilewskiego, WSM, Gdynia MAJEWSKI W., Układy logiczne, WN, Warszawa PIEŃKOS J., TURCZYŃSKI J., Układy scalone TTL w systemach cyfrowych, WKiŁ, Warszawa SASAL W., Układy scalone serii UCA 64/UCY 74. Parametry i zastosowania, WKiŁ, Warszawa

16 4. BLOKI ARYTMETYCZNE 4.. CEL ĆWICZENIA Celem ćwiczenia jest poznanie podstawowych układów arytmetycznych, takich jak sumatory, subtraktory, komparatory i multiplikatory. W trakcie zajęć laboratoryjnych zostaną zbadane układy zbudowane z podstawowych elementów logicznych, jak też układy arytmetyczne wykonane w postaci gotowych układów scalonych. Ćwiczenie należy wykonać na modułowym zestawie elementów logicznych UNILOG PODSTAWOWE WIADOMOŚCI TEORETYCZNE Sumatory W praktyce wszystkie obliczenia matematyczne można sprowadzić do działań arytmetycznych, te zaś do dodawania. Podstawowym układem arytmetycznym jest więc sumator, który realizuje dodawanie (odejmowanie) liczb. Jeśli zostanie on rozbudowany o możliwość prze-suwania danych, to dzięki wykonywaniu ciągu kolejnych dodawań (odejmowań) i przesunięć otrzymamy układ pozwalający realizować operacje mnożenia i dzielenia. W tabeli 4. zamieszczono stany półsumatora liczb dwójkowych a i b. Wynik dodawania jest przedstawiony jako liczba 2-bitowa, z młodszym bitem zwanym sumą (s) i starszym - przeniesieniem (p). Tabela 4. Tabela stanów półsumatora dwóch liczb -bitowych Składnik Składnik Suma Przeniesienie a b s p

17 Z tabeli wynika, że: p = a b s= a b Układ realizujący dodawanie dwóch bitów może być w postaci pokazanej na rysunku 4.a, b. Rys. 4.. Schemat logiczny półsumatora Półsumator może wykonywać dodawanie tylko dwóch najmłodszych bitów liczb dwójkowych. Do dodawania starszych bitów niezbędny jest podobny układ, który dodatkowo uwzględni (jako trzeci argument wejściowy) przeniesienie z młodszej pozycji, na wyjściach zaś generować będzie bit sumy i bit przeniesienia. Układ taki nazywa się pełnym sumatorem lub krótko sumatorem. W tabeli 4.2 przedstawiono tablicę prawdy (stanów) sumatora. 67

18 Tablica prawdy sumatora Tabela 4.2 Przeniesienie Składnik Składnik Suma Przeniesienie z pozycji i- p i a i b i s i z pozycji i p i Minimalizując funkcje sumy i przeniesienia metodą tablic Karnaugha otrzymujemy: si = pi ai bi + pi ai bi + pi ai bi + pi ai bi p = p b + p a + a i+ i i i i i b i Schemat logiczny sumatora pokazano na rysunku 4.2a. Po dalszych uproszczeniach funkcja opisująca wyjście sumatora przyjmuje postać: s i si = ai bi pi Rysunek 4.2b przedstawia również schemat logiczny sumatora z wykorzystaniem wyłącznie bramek NAND oraz EXCLUSIVE-OR. Dodawanie liczb dwójkowych można zrealizować jako szeregowe lub równoległe. Przy dodawaniu szeregowym potrzebny jest sumator jednopozycyjny. W sumatorze tym dodawane są dwa bity składników, począwszy od pozycji najmniej znaczącej, oraz bit przeniesienia z poprzedniej pozycji. Schemat sumatora szeregowego przedstawiono na rysunku 4.3. Przy dodawaniu równoległym potrzebny jest sumator wielopozycyjny. Poszczególne pary bitów są sumowane za pomocą osobnych sumatorów. Przeniesienie z każdej pozycji jest przesyłane do sumatora pozycji następnej. Schemat ideowy sumatora zamieszczono na rysunku 4.4. Typowym przykładem sumatora równoległego w postaci scalonej jest układ UCY Zawiera on jeden 4-bitowy sumator dwójkowy równoległy z przeniesieniem równoległym. 68

19 b) (3/4) (/3) (2/4) p i S i p a b i i i Rys Schemat logiczny sumatora dwóch liczb -bitowych 69

20 dodajna rejestr przesuwny dodajnik rejestr przesuwny A i B i Σ S i suma rejestr przesuwny p i p i+ zegar pamięć kierunek przesuwania Rys Sumator szeregowy A B 4 4 A B 3 3 A B 2 2 A B C 4 Σ C 3 Σ C 2 Σ C Σ C 0 S 4 S 3 S 2 S Rys Sumator równoległy dwóch liczb czterobitowych Sumator BCD W niektórych urządzeniach cyfrowych pożądane jest operowanie bezpośrednio na liczbach dziesiętnych kodowanych dwójkowo. Unika się wówczas dodatkowej konwersji z kodu BCD na naturalny kod dwójkowy i konwersji odwrotnej. Ponieważ każda dekada liczby BCD 70

21 jest 4-bitową liczbą dwójkową, więc do dodawania poszczególnych dekad można wykorzystać sumator UCY Obliczona suma binarna może zawierać się w granicach od 0 do 9. W celu przedstawienia jej w kodzie BCD niezbędna jest korekcja, której zasady wynikają z porównania kodów binarnych i BCD zestawionych w tabeli 4.3. Jak z niej wynika, korekcja konieczna jest dla sum o wartościach od 0 do 9 i polega na odjęciu 0 i wygenerowaniu przeniesienia, tzn. dodaniu liczby 6, czyli łącznie na dodaniu liczby 6. Funkcja wykrywająca liczby od 0 do 9 ma postać: + * + * 3 * 2 * 3 * C = C + S S + S S Korekcja sumy przy dodawaniu liczb BCD Suma dwu liczb dziesiętnych Tabela 4.3 Binarna (nie skorygowana) BCD (skorygowana) Korekcja Dziesiętna C* + S 3 * S 2 * S * S 0 * C + S 3 S 2 S S Zbyteczna Odjąć i wytworzyć przesunięcie lub dodać

22 Sygnalizuje ona konieczność korekcji i generacji bitu przeniesienia do następnej dekady. Korektor składa się więc z układu realizującego przeniesienie C + oraz sumatora UCY 7483 dodającego 6, gdy przeniesienie to jest równe jeden. Całość sumatora BCD przedstawiona została na rysunku 4.5. X Y C + * X 3 X 2 X X 0 Y 3 Y 2 Y Y 0 C C 0 C S 3 S 2 S S 0 C + S* X 3 X 2 X X 0 Y 3 Y 2 Y Y 0 C C 0 S 3 S 2 S S 0 Rys Sumator BCD S Subtraktory Subtraktor jest układem arytmetycznym realizującym odejmowanie. Budowanie tych układów nie jest konieczne, gdyż przed- 72

23 stawienie liczb w kodach uzupełnieniowych sprowadza odejmowanie do dodawania. Gdy różnica jest zawsze liczbą dodatnią, można zbudować prosty subtraktor wykorzystujący sumator. W tabeli 4.4 przedstawiono zasadę działania -bitowego subtraktora, przy czym Rn = Xn Yn jest n-tym bitem różnicy, a B n+ pożyczką od bitu (n + ) dla bitu n. Tabela 4.4 Tablica prawdy -bitowego subtraktora X n Y n B n R n B n Na podstawie tablicy prawdy (stanów) -bitowego subtraktora można stwierdzić, że: X n Y n R = X Y B B n n+ n n n = X Y + X B n + Y B n n n n n B n+ R n Σ Rys Prosty układ subtraktora B n Ze wzorów tych wynika, że za pomocą sumatora i inwerterów można zrealizować subtraktor (przykładowy schemat został przedstawiony na rys.4.6). Zastępując inwertery bramkami EXCLUSIVE-OR, otrzymujemy sumator/ subtraktor (rys.4.7), który dodaje lub odejmuje w zależności od wartości sygnału sterującego M. 73

24 M X n Y n P n+ Σ B P B n+ n n S n R n Rys Sumator/subtraktor realizujący dodawanie, gdy M = 0, lub odejmowanie, gdy M = Komparatory Do układów arytmetycznych zaliczamy także komparatory. Służą one do porównywania dwóch liczb. Komparator porównujący dwie liczby A i B może mieć trzy wyjścia, które odpowiadają przypadkom: A<B, A=B, A>B; nazywamy go uniwersalnym. Komparatory mogą być zrealizowane jako układy szeregowe (rys. 4.8a) lub równoległe (rys. 4.8b). W tych pierwszych porównywane są kolejno bity na poszczególnych pozycjach sprawdzanych liczb, natomiast w równoległych na wejścia podawane są jednocześnie wszystkie bity porównywanych liczb. Przykładem uniwersalnego komparatora dwóch liczb 4-bitowych jest układ scalony UCY Oprócz wejść liczb porównywanych i wspomnianych poprzednio trzech wyjść układ ma wejścia kaskadowe, umożliwiające tworzenie układów porównujących liczby o większej ilości bitów niż cztery. 74

25 a) rejestr szeregowy liczby A komparator szeregowy A>B A=B wyjście rejestr szeregowy liczby B A<B zegar b) rejestr równoległy liczby A komparator równoległy A>B A=B wyjście A<B rejestr równoległy liczby B Rys Schematy blokowe komparatorów: a) szeregowego, b) równoległego Multiplikatory Multiplikatory są układami realizującymi operację mnożenia. Prostym sposobem wykonania tej operacji jest jej zamiana na operację wielokrotnego dodawania. Najbardziej rozpowszechniona metoda polega na wielokrotnym dodawaniu odpowiednio przesuniętej mnożnej. Przykład 0 mnożna 0 0 mnożnik 0 ( I iloczyn częściowy ) ( II iloczyn częściowy ) ( III iloczyn częściowy ) + 0 ( IV iloczyn częściowy ) iloczyn Dodawanie iloczynów częściowych może być zrealizowane po każdym kolejnym przesunięciu. Na tej zasadzie oparte są klasyczne 75

26 multiplikatory szeregowe. Mnożna jest wprowadzana równolegle, mnożnik zaś szeregowo. Wynik mnożenia zostaje wyprowadzony szeregowo. Mnożenie w multiplikatorze szeregowym jest procesem stosunkowo wolnym, a czas jego trwania zależy od liczby cyfr mnożnika. Można zbudować multiplikator całkowicie równoległy, tzn. taki, który wszystkie cyfry wyniku oblicza jednocześnie. Rozwiązanie takie zapewnia największą szybkość działania. Typowy scalony multiplikator równoległy (jakim jest np. układ MPY-6AJ firmy TRW) mnoży dwie liczby 6-bitowe w czasie 60 ns Przykłady zastosowań sumatora Sumatory są często wykorzystywane do dodawania i odejmowania liczb ze znakiem. Liczby dwójkowe ze znakiem są przedstawiane w następujących zapisach: znak - moduł, znak - uzupełnienie do, znak - uzupełnienie do 2. Dla każdego z wymienionych zapisów znak liczby reprezentuje jej pier-wszy bit, często oddzielony od pozostałych przecinkiem. Najczęściej przyjmuje się, że zero reprezentuje znak plus, a jedynka znak minus. Postać liczb dodatnich jest w każdym zapisie taka sama. W zapisie znak-moduł wartość liczby ujemnej jest przedstawiana w naturalnym kodzie dwójkowym. W zapisie znak-uzupełnienie do wartość liczby ujemnej jest uzupełnieniem do tej liczby, które otrzymuje się poprzez zamianę bitów tej liczby w kodzie naturalnym dwójkowym, tj. zamianę zer na jedynki i jedynek na zera. Natomiast w zapisie znak-uzupełnienie do 2 wartość liczby ujemnej jest uzupełnieniem do 2 tej liczby. Otrzymujemy je po zamianie bitów tej liczby w kodzie naturalnym dwójkowym i po dodaniu do otrzymanej liczby. Układy uzupełniające bardzo często nazywamy komplementarnymi. Przykład 4-bitowego komplementera do 2 został przedstawiony na rysunku 4.9. Dla s = 0 otrzymujemy na wyjściach słowo wejściowe bez zmiany, a dla s = w kodzie uzupełnienie do 2. 76

27 W X Y Z S B B B B A A A A C C W X Y Z uzupełnienie do 2 Rys bitowy komplementer do 2 Układ UCY 7483 można także wykorzystać do budowy translatora 4-bitowego kodu naturalnego na kod BCD; przykładowe rozwiązanie zostało przedstawione na rysunku 4.0. W 7483 (/) 7400 (3/4) 3 C A S B J X Y 8 6 A 2 S 2 7 B 2 3 A J Z B 3 S 3 A B 4 S 4 J 3 J 4 D dziesiątki 7400 Rys Schemat logiczny translatora 4-bitowego kodu naturalnego na kod BCD 77

28 Sumator 4-bitowy UCY 7483 jest również stosowany w przetwornikach równoległych; na rysunku 4. zamieszczono konwerter liczby zapisanej w kodzie BCD na liczbę w kodzie binarnym naturalnym dla liczb z zakresu 0 99 (konwerter BCD/BIN). W celu przetworzenia liczby całkowitej BCD na liczbę BIN należy zsumować odpowiednie rozkłady dwójkowe cyfr liczby BCD. Dla 2 cyfrowej liczby dziesiętnej, posiadającej dziesiątki D i jedności J, słuszny jest następujący zapis: 0 D + J = 8 D + 2 D + J Jeżeli działanie to zostanie wykonane w arytmetyce dwójkowej, to otrzymamy odpowiednik dwójkowy tej liczby. Jeśli przyjmiemy, że J 3 J 2 J J 0 to bity tetrady jednostek o wagach odpowiednio 8, 4, 2,, Rys. 4.. Konwerter BCD/BIN dla liczb z zakresu

29 a D 3 D 2 D D 0 to bity tetrady dziesiątek o wagach 80, 40, 20, 0, to konwersję BCD/BIN dla liczb z zakresu 0 99 można przedstawić w następujący sposób: J 3 J 2 J J 0 (x ) + D 3 D 2 D D 0 (x 2) D 3 D 2 D D 0 (x 8) B 6 B 5 B 4 B 3 B 2 B B PRZEBIEG ĆWICZENIA. Przed przystąpieniem do ćwiczenia należy przygotować w domu projekt wskazany przez prowadzącego zajęcia lub dowolnie wybrany (projekt powinien zawierać również numerację wszystkich wejść i wyjść): a) projekt sumatora szeregowego dwóch liczb dwubitowych, można wykorzystać bramki NAND, NOR, inwertery, EXCLUSIVE-OR, b) projekt komparatora szeregowego porównującego liczby zaczynając od najmłodszych bitów; do budowy należy zastosować układy scalone zawierające bramki NAND i przerzutniki JK, c) projekt komparatora szeregowego porównującego liczby zaczynając od najstarszych bitów; do budowy zastosować układy scalone zawierające bramki NAND i przerzutniki JK, d) projekt sumatora akumulującego, wykorzystującego sumator scalony typu UCY 7483 oraz dowolny rejestr. 2. Zbudować układ półsumatora zgodny z rysunkiem 4.. Podać tablicę stanów. 3. Zbudować sumator BCD zgodny z rysunkiem 4.5. Dla wybranych sygnałów wejściowych określić tabelę stanów. Przedstawić wnioski dotyczące działania układu. 4. Zbudować układ jak na rysunku 4.2. Sprawdzić poprawność działania układu. Dla wybranych sygnałów wejściowych określić tablicę stanów. Przedstawić wnioski dotyczące działania układu. 79

30 5. Sprawdzić działanie komparatora scalonego UCY Podać tablicę stanów. Rys Układ wykonujący operację dodawania lub odejmowania 6. Sprawdzić działanie układu arytmetyczno-logicznego UCY 748. Wejścia A, B, S i C należy podłączyć do przełączników stabilnych, wyjścia F, A = B i C4 - do wejść rejestru wskaźników diodowych. 7. Zbudować układ zgodny z projektem z punktu. Podać tablicę stanów. Zademonstrować prowadzącemu poprawnie działający układ. 8. Zbudować układ sumatora dwóch liczb jednobitowych. Sprawozdanie powinno zawierać przygotowane projekty. Należy w nim również podać tablicę stanów badanych układów oraz wnioski z przebiegu ćwiczenia ZAGADNIENIA KONTROLNE. Sumatory dziesiętne - przedstawić zasadę działania. 80

31 2. Podać zasadę działania sumatora dziesiętnego akumulującego. 3. Jakie operacje logiczne można wykonać za pomocą komparatora scalonego UCY 7485? 4. Multiplikatory - zasada działania i ich zastosowanie. 5. Co to są układy generowania i kontroli parzystości? Podać przykłady rozwiązań. LITERATURA. KALISZ J., Podstawy elektroniki cyfrowej, WKiŁ, Warszawa Laboratorium podstaw techniki cyfrowej, praca zbiorowa pod red. L. Wasilewskiego, WSM, Gdynia MAJEWSKI W., Układy logiczne, WN, Warszawa PIECHA J., Elementy i układy cyfrowe, PWN, Warszawa PIEŃKOS J., TURCZYŃSKI J., Układy scalone TTL w systemach cyfrowych, WKiŁ, Warszawa SASAL W., Układy scalone UCA 64/UCY 74. Parametry i zastosowania, WKiŁ, Warszawa TRACZYK W., Układy cyfrowe. Podstawy teoretyczne i metody syntezy, WNT, Warszawa 986 8

32 5. PRZERZUTNIKI BISTABILNE 5.. CEL ĆWICZENIA Celem ćwiczenia jest poznanie właściwości, zasad działania oraz praktycznych możliwości wykorzystania najczęściej stosowanych przerzutników D, T, RS i JK. W teorii automatów nazywane są one bardzo często automatami elementarnymi. Do realizacji ćwiczenia w laboratorium należy wykorzystać modułowy zestaw elementów logicznych UNILOG PODSTAWOWE WIADOMOŚCI TEORETYCZNE Wprowadzenie Przerzutnik jest podstawowym elementem układów sekwencyjnych. Jego funkcja polega na pamiętaniu jednego bitu informacji. Przerzutnik posiada dwa stany wewnętrzne z możliwością przejść w obu kierunkach, tj. z na 0 i z 0 na. Wyjście przerzutnika określa jego stan, przy czym zarówno stan, jak i wyjście przerzutnika oznaczane są przez. Realizowane przerzutniki mają również wyjście zanegowane. Zmiana stanu przerzutnika następuje pod wpływem zmiany wartości sygnałów wejściowych. Ze względu na moment zmiany stanu przerzutniki dzielą się na: asynchroniczne, synchroniczne. Przerzutniki asynchroniczne są to takie układy dwustanowe, w których zmiana stanu może nastąpić natychmiast po zmianie wartości sygnałów wejściowych. Natomiast przerzutnik synchroniczny jest układem dwustanowym mającym dwa rodzaje wejść: informacyjne (przygotowujące), zegarowe. 82

33 Zmiana stanu przerzutnika może nastąpić tylko w czasie trwania określonego poziomu lub zbocza sygnału zegarowego. Stan następny zależy od wartości sygnałów informacyjnych oraz od stanu aktualnego. W przerzutniku synchronicznym mogą dodatkowo występować asynchroniczne wejścia programujące, zwane inaczej przełączającymi, które pozwalają na asynchroniczne ustalenia stanu przerzutnika. Wejścia asynchroniczne mają zawsze priorytet w stosunku do pozostałych wejść przerzutnika. Działanie logiczne przerzutnika synchronicznego najczęściej ilustruje się za pomocą tabela stanów, w której są przedstawione stany na wejściach informacyjnych układu w chwili t n, tzn. przed nadejściem impulsu zegarowego, i stany na wyjściach w chwili t n+, tzn. po wystąpieniu impulsu zegarowego. Tabelę stanów można otrzymać bezpośrednio z grafu lub tabeli przejść przerzutnika (tablica Karnaugha dla n+ ). Na rysunku 5. pokazano symbol graficzny uwzględniający wszystkie możliwe wejścia i wyjścia przerzutnika. Wejścia programujące Wejścia informacyjne Wejście zegarowe Wyjścia Rys.5.. Symbol graficzny przerzutnika Asynchroniczny przerzutnik RS W najprostszej postaci asynchroniczny przerzutnik RS składa się z dwóch bramek NOR odpowiednio połączonych ze sobą w sposób pokazany na rysunku 5.2. Przerzutnik ten ma dwa wejścia informacyjne (programujące) R i S oraz dwa wyjścia i. Wejścia R i S są wejściami asynchronicznymi, tzn. ich stany natychmiast oddziałują na stan przerzutnika. Kombinacja sygnałów wejściowych R = 0 i S = 83

34 powoduje ustawienie na wyjściu przerzutnika stanu (tzn. = i = 0), kombinacja R = i S = 0 powoduje ustawienie na wyjściu stanu 0 (tzn. = 0 i = ), natomiast podczas trwania kombinacji R = S = 0 pamiętany jest stan przerzutnika, który został ostatnio ustawiony. Kombinacja sygnałów wejściowych R = S = jest w tym typie przerzutnika zabroniona, co oznacza, że w razie jej podania na wejścia, działanie przerzutnika będzie nieokreślone. a) b) R S c) R S n n+ n ? stany niedozwolone R S?? Rys.5.2. Asynchroniczny przerzutnik typu RS zbudowany z bramek NOR: a) schemat logiczny, b) tabela stanów ilustrująca działanie logiczne, c) wykres czasowy (?oznacza stan zabroniony) Synchroniczny przerzutnik RS Symbol graficzny synchronicznego przerzutnika RS i jego działanie logiczne zilustrowane jest na rysunku 5.3. Wejściami informacyjnymi są synchronizowane wejścia R i S. Wejście C jest wejściem dla impulsów 84

35 a) b) S R c) S C R S n R n n+ 0 0 n ? d) e) n+ S n R n 00 n ? 0? n n+ S n R n * * 0 Rys.5.3. Synchroniczny przerzutnik typu RS: a) symbol graficzny, b) tablica stanów (przejść), c) graf, d) tablica Karnaugha dla n+, e) tablica wzbudzeń (przy czym * oznacza stan 0 lub, w literaturze oznaczany również jako x lub φ) 85

36 zegarowych. Zależnie od tego, która z trzech dozwolonych kombinacji wartości sygnałów zostanie podana na wejścia R i S, przerzutnik podczas wyzwalania go impulsem zegarowym zachowa się w jeden z następujących sposobów: nie zmieni stanu, jeśli R = S = 0, ustawi się w stanie = 0, jeśli R = i S = 0, ustawi się w stanie =, jeśli R = 0 i S =, dla sygnałów R = S = stan przerzutnika będzie nieokreślony. Równanie logiczne przerzutnika RS, otrzymane na podstawie tablicy Karnaugha, (rysunek 5.3d) ma postać: n+ = S n + R n n, przy czym S n R n = Synchroniczny przerzutnik JK Wejścia informacyjne przerzutnika JK, oznaczone jako J i K, odpowiadają wejściom S i R przerzutnika RS. Jedyna różnica w działaniu obu typów przerzutników polega na tym, że zachowanie się przerzutnika RS w przypadku jednoczesnego podania sygnałów na oba wejścia informacyjne było nieokreślone; przy jednoczesnym podaniu sygnałów na oba wejścia informacyjne przerzutnika JK jego stan następny będzie negacją stanu aktualnego. Symbol graficzny przerzutnika JK, graf oraz tablice stanów i wzbudzeń przedstawiono na rysunku 5.4. Przerzutnik JK jest funkcjonalnie najbardziej uniwersalny. Równanie logiczne przerzutnika JK ma postać: n+ = J n n + K n n Synchroniczny przerzutnik D Symbol graficzny synchronicznego przerzutnika D i jego działanie logiczne zilustrowano na rysunku 5.5. Równanie logiczne przerzutnika D ma postać: n+ = D n. 86

37 b) a) J C K J n K n n n 0 0 d) e) J K c) n+ J n K n 00. n n n+ J n K n * 0 * 0 * * 0 Rys.5.4. Synchroniczny przerzutnik typu JK: a) symbol graficzny (kółeczko na wejściu C oznacza, że przerzutnik reaguje na zbocze opadające), b) tablica stanów, c) graf, d) tablica Karnaugha dla n+, e) tablica wzbudzeń 87

38 a) D C b) D n n+ 0 0 c) D d) e) n+.. D n 0 n n n+ D n Rys.5.5. Synchroniczny przerzutnik typu D: a) symbol graficzny, b) tablica stanów, c) graf, d) tablica Karnaugha dla n+, e) tablica wzbudzeń 88

39 Synchroniczny przerzutnik T Symbol graficzny synchronicznego przerzutnika typu T i jego działanie logiczne pokazano na rysunku 5.6. Równanie logiczne przerzutnika T otrzymane z tabeli stanów (przejść) ma postać: n+ = T n n + T n n = T n n Wyzwalanie przerzutników synchronicznych Z analizy zasady działania przerzutników synchronicznych D, T, RS, JK wynika, że w wersji asynchronicznej praktyczne zastosowanie ma jedynie przerzutnik RS, gdyż asynchroniczny przerzutnik D jest układem powtarzającym sygnał wejściowy (np. przewodem łączącym wejście z wyjściem), natomiast asynchroniczne przerzutniki T i JK są dla sygnałów wejściowych odpowiednio T = i J = K = układami niestabilnymi. Chwile zmian stanów przerzutników synchronicznych wyznaczane są przez impulsy zegarowe. Wyróżnia się trzy sposoby wyzwalania przerzutników: wyzwalanie poziomem impulsu zegarowego, wyzwalanie przednim lub tylnym zboczem impulsu zegarowego, wyzwalanie typu Master-Slave (M-S). Przerzutnik wyzwalany poziomem reaguje na sygnał wejściowy w czasie określonego poziomu impulsu zegarowego, tzn. w czasie lub 0 logicznego. W tym czasie zachowuje się on jak układ asynchroniczny. Stosowany w układach pamięciowych przerzutnik D wyzwalany poziomem jest potocznie nazywany przerzutnikiem latch (Dzatrzask). Traktując jego wejście zegarowe jako jedno z wejść asynchronicznych, można otrzymać graf i tabelę przejść przerzutnika D przedstawioną na rysunku 5.7. Z tabeli wynika następujące równanie logiczne przerzutnika typu D: n+ = n D n + n C n + D n C n = ncn D + D n n C n 89

40 a) T C b) T n n+ 0 n n d) e) n+.. T n 0 n c) T n n+ T n Rys.5.6. Synchroniczny przerzutnik typu T: a) symbol graficzny, b) tablica stanów (przejść), c) graf, d) tablica Karnaugha dla n+, e) tablica wzbudzeń 90

41 lub jego postać minimalna: n+ = D n C n + n C n D C n+ D n C n n Rys.5.7. Graf i tablica przejść synchronicznego przerzutnika D wyzwalanego poziomem (D - zatrzask ) Schemat logiczny oraz przebiegi czasowe przerzutnika D-zatrzask przedstawiono na rysunku 5.8. a) D C b) zegar D t t t Rys.5.8. Przerzutnik D-zatrzask: a) schemat logiczny, b) przykładowe przebiegi czasowe W przerzutnikach wyzwalanych zboczem zmiana stanu przerzutnika może nastąpić tylko w czasie trwania zbocza rosnącego lub opadającego sygnału zegarowego, to znaczy w chwili zmiany wartości sygnału zegarowego z 0 na albo z na 0 (zależnie od typu przerzut- 9

42 nika, każdy z nich reaguje tylko na jeden kierunek zmiany). W czasie między zboczami sygnału zegarowego przerzutnik nie reaguje na zmiany wejściowych sygnałów informacyjnych. Typowym przerzutnikiem wyzwalanym zboczem dodatnim (narastającym) jest przerzutnik D; schemat logiczny rysunek 5.9a. Jest to schemat przerzutnika UCY 7474; w celu zwiększenia przejrzystości rysunku asynchroniczne wejścia programujące (zerujące CR i ustawiające PR) zaznaczono linią przerywaną. Często wejście CR jest oznaczane jako R (Reset), a wejście PR jako S (Set). a) PR 2 5 CK 3 6 D 4 b) CR CK D t t Rys.5.9 Przerzutnik D wyzwalany przednim zboczem a) schemat logiczny b) przykładowe przebiegi czasowe dla PR = i CR = Układ zbudowany jest z trzech przerzutników z wejściami asynchronicznymi CR i PR (bramki i 2, 3 i 4 oraz 5 i 6). W czasie trwania dodatniego zbocza sygnału zegarowego (zbocze narastające) informacja jest wpisywana z wejścia D do przerzutnika -2 (jeżeli t 92

43 D = ) bądź do przerzutnika 3-4 (jeżeli D = 0). Wyjścia sterują wejściami złożonego z bramek 5 i 6 przerzutnika którego wyjścia są jednocześnie wyjściami całego układu. Odpowiedź przerzutnika na przykładowe pobudzenie pokazano na rysunku 5.9b. Przerzutniki typu Master-Slave, zwane również dwuzboczowymi, charakteryzują się tym, że wpisywanie informacji z wejść informacyjnych do układów wejściowych przerzutnika odbywa się podczas trwania pierwszego zbocza sygnału zegarowego, a przekazywanie jej na wyjścia - podczas następnego zbocza. Działanie omówiono na podstawie najczęściej stosowanego przerzutnika JK-MS (rys. 5.0). Przerzutnik MS składa się z dwóch przerzutników połączonych kaskadowo. Pierwszy z nich nosi nazwę Master (M), drugi Slave (S). Na wejściach każdego ze stopni znajdują się bramki NAND, które są otwierane odpowiednimi poziomami poprzedzającymi zbocze przednie i tylne impulsu zegarowego. Na rysunku 5.0c przedstawiono sygnał zegarowy z wyróżnionymi czterema chwilami. Spełniają one następującą rolę: zablokowanie bramek 3 i 4, czyli odseparowanie wejść przerzutnika Slave od wyjść przerzutnika Master, zmiana stanu przerzutnika Master zależnie od stanu wejść informacyjnych, zablokowanie bramek i 2, czyli odseparowanie logiczne wejść przerzutnika Master, przepisanie informacji z przerzutnika Master do przerzutnika Slave. W rozpatrywanym przerzutniku JK-MS zmiana stanu przerzutnika M odbywa się podczas zmiany poziomu z 0 na na wejściu zegarowym (zbocze dodatnie, narastające), natomiast przepisanie informacji z M do S podczas zmiany poziomu na tym wejściu z na 0 (zbocze opadające). Na rysunku 5. przedstawiono reakcję tego przerzutnika na przykładowe pobudzenia. 93

44 a) b) M S J ' 3 C K 2 ' 4 c) d) Rys.5.0. Przerzutnik JK-MS: a) schemat blokowy, b) schemat logiczny, c) fazy przełączania, d) tablica stanów (przejść) 94

45 zegar C J K t t t t Rys.5.. Reakcja przerzutnika JK-MS na przykładowe pobudzenie Przy wyzwalaniu zboczem impulsu zegarowego lub wyzwalaniu typu Master-Slave można zrealizować każdy z czterech typów przerzutników, tj. RS, D, T, JK. Stosując dodatkowe układy kombinacyjne, można przekształcić przerzutnik określonego typu na inny. Przykładowo przekształcenie przerzutnika typu D w przerzutnik typu JK, czyli zamiana D JK, sprowadza się do zaprojektowania układu sekwencyjnego działającego zgodnie z grafem podanym na rysunku 5.4c, a zrealizowanego z wykorzystaniem przerzutnika D. Tablicę stanów i wzbudzeń oraz tablicę Karnaugha, odpowiadającą realizowanej przez układ kombinacyjny funkcji D n n, przedstawiono na rysunku 5.2. W wyniku minimalizacji otrzymano następującą postać funkcji opisującej działanie układu kombinacyjnego: D n = K n n + J n n 95

46 Rys.5.2. Konwersja D JK, D n = K n n + J n n : a) tabela stanów oraz wzbudzeń, b) tablica Karnaugha dla wejścia D n Schemat logiczny całego układu przekształcającego D w przerzutnik JK przedstawiono na rysunku 5.3. J D zegar C K Rys.5.3. Konwersja przerzutnika D na JK - schemat logiczny 5.3. PRZEBIEG ĆWICZENIA. Zaprojektować i zbudować, korzystając z bramek NAND UCY 7400, asynchroniczny przerzutnik RS. Zbadać działanie przerzutnika, podać przebiegi czasowe i tablicę stanów. 2. Wykorzystując układy UCY 7400 zaprojektować i zbudować synchroniczny przerzutnik RS. Podać tablicę stanów i przebiegi czasowe. 3. Zbudować przerzutnik D z bramek NAND UCY Podać tablicę stanów badanego układu, narysować przebiegi czasowe. 4. Korzystając z układu UCY 7474 zbadać działanie przerzutnika D. Wyjaśnić rolę wejść programujących Clear (Reset) oraz Set (Preset). Podać przebiegi czasowe oraz tablicę wzbudzeń i stanów. 5. Wykorzystując układ UCY 7476 sprawdzić działanie jednego z dwóch przerzutników typu JK-MS. Narysować przebiegi czasowe, podać tablicę stanów oraz wzbudzeń. 6. Korzystając z modułu UCY 7476 sprawdzić działanie układu z rysunku 5.4. Przeprowadzić obserwacje oscyloskopowe i narysować przebiegi czasowe w punktach C, J,, 2 układu. 96

47 2 H '' '' J S J2 S 2 f C C2 K K2 2 R R2 '' f we H '' Rys.5.4. Dzielnik częstotliwości o stosunku podziału 3 7. Opracowanie sprawozdania. Sprawozdanie powinno zawierać wyniki uzyskane podczas realizacji punktów 6. Należy przedstawić warunki prawidłowej pracy przerzutnika JK-MS. Przekształcić, poprzez dołączenie odpowiedniego układu kombinacyjnego, przerzutnik RS na JK. Przekształcić również, poprzez dołączenie odpowiedniego układu kombinacyjnego, przerzutnik JK na D. Jaki będzie stosunek podziału dzielnika częstotliwości zbudowanego z kaskadowo połączonego układu dwójki liczącej i układu z rysunku 5.4? Wyjaśnić dlaczego. Opracować zagadnienie kontrolne wskazane przez prowadzącego ZAGADNIENIA KONTROLNE. Podać definicje podstawowych parametrów dynamicznych przerzutników. Przedstawić odpowiednie ilustracje. 2. Dlaczego w wersji asynchronicznej praktyczne zastosowanie ma tylko przerzutnik RS? 97

48 3. Wyjaśnić, dlaczego nie stosuje się przerzutników T i JK wyzwalanych poziomem. 4. Zaprojektować przerzutnik RS wyzwalany poziomem. Podać graf i tablicę przejść. 5. Zaprojektować przerzutnik JK wyzwalany zboczem impulsu zegarowego. 6. Podać przykłady zastosowania przerzutników RS, JK i D. 7. Zamienić, poprzez dołączenie odpowiedniego układu kombinacyjnego, przerzutnik T na: a) D, b) JK, c) RS. 8. Zamienić, poprzez dołączenie odpowiedniego układu kombinacyjnego, przerzutnik JK na T. 9. Zamienić, poprzez dołączenie odpowiedniego układu kombinacyjnego, przerzutnik PR opisany równaniem n+ = n P + n R na przerzutnik D. 0. Zaprojektować i zrealizować na przerzutnikach JK licznik binarny: a) modulo 3, b) modulo 7, c) modulo 9, d) modulo 3. Te same układy zbudować z przerzutników D.. Omówić rejestry przesuwające zbudowane z przerzutników D. Podać przykładowe rozwiązania, narysować przebiegi czasowe. 2. Narysować przebiegi czasowe na wyjściach, 2, 3 układu jak na rysunku 5.5. Należy założyć, że (0) = 2 (0) = 3 (0) = 0. 98

49 2 3 J J J CP CP CP K K K X X Rys Schemat logiczny licznika modulo 5 LITERATURA. KALISZ J., Podstawy elektroniki cyfrowej, WKiŁ, Warszawa Laboratorium podstaw techniki cyfrowej, praca zbiorowa pod red. L. Wasilewskiego, WSM, Gdynia MAJEWSKI W., Układy logiczne, WN, Warszawa PIEŃKOS J., TURCZYŃSKI J., Układy scalone TTL w systemach cyfrowych, WKŁ, Warszawa, SASAL W., Układy scalone serii UCA 64/UCY 74. Parametry i zastosowania, WKŁ, Warszawa, TRACZYK W., Układy cyfrowe. Podstawy teoretyczne i metody syntezy, WNT, Warszawa