PROJEKTOWANIE I REALIZACJA SPECJALIZOWANYCH STEROWNIKÓW RUCHU DROGOWEGO W REPROGRAMOWALNYCH STRUKTURACH LOGICZNYCH

PRACE AUKOWE POLIECHIKI WARSZAWSKIEJ z. 77 ransport 2011 Krzysztof Firlg Wydzia ransportu Politechniki Warszawskiej PROJEKOWAIE I REALIZACJA SPECJALIZOWAYCH SEROWIKÓW RUCHU DROGOWEGO W REPROGRAMOWALYCH SRUKURACH LOGICZYCH Rkopis dostarczono, stycze 2011 Streszczenie: W artykule przedstawiono wan rol, jak peni w systemach sterowania ruchem drogowym sterowniki lokalne. Wzrost wymaga stawianych tym sterownikom powoduje poszukiwanie nowych sposobów realizacji urzdze sterowania ruchem drogowym. Do powstania nowych rozwiza przyczynia si rozwój technologiczny i wprowadzenie do powszechnego uytku ukadów programowalnych. Poczenie tych zagadnie pozwolio na budow specjalizowanych sprztowych sterowników ruchu drogowego w technice SoC. W artykule przedstawiono gówne punkty i zaoenia metody realizacji urzdze sterowania ruchem drogowym w formie specjalizowanych urzdze programowalnych, obejmujce specyfikacj modeli urzdze sterowania w jzykach opisu sprztu z wykorzystaniem grafów przej automatów skoczonych, gdzie wprowadzenie hierarchicznoci wyeliminowao pasko modelu. Przedstawiono równie zaoenia weryfikacji modeli urzdze oraz elementy analizy niezawodnociowej. Sowa kluczowe: sterowanie ruchem drogowym, sterowniki specjalizowane, ukady programowalne 1. WSP Urzdzeniem sterujcym, realizujcym sterowanie na najniszym poziomie systemu sterowania ruchem drogowym jest sterownik lokalny. Urzdzenia te bezporednio odpowiadaj za sterowanie ruchem na skrzyowaniu. e cyfrowe systemy reaktywne pracuj w warunkach niepenej informacji o procesie ruchu i s sterowane zdarzeniami wystpujcymi w tym procesie. Informacje o stanie procesu dostarczane s poprzez sie czujników, detektorów ruchu (rys. 1). Sterownik lokalny, jak kade urzdzenie sterujce, realizuje zaoony algorytm sterowania ruchem [9]. O ile sama realizacja algorytmu sterowania ruchem drogowym nie wymaga duej szybkoci przetwarzania sterownika, to obsuga wspóczesnych ukadów

28 Krzysztof Firlg detekcji i wideo-detekcji wymaga znacznych szybkoci przetwarzania i zasobów logicznych. Std te szybko przetwarzania i zasoby urzdze s kluczowym kryterium uwzgldnionym przy projektowaniu i budowie sterowników lokalnych. Sterownik lokalny 1 Sterownik lokalny 2 Sterownik lokalny 3 D UW D UW UW proces ruchu drogowego D - detektory ruchu UW - urzadzenie wykonawcze Rys. 1. Struktura systemu z bezporednim sterowaniem ruchem w strukturze zamknitej (sterowniki 1 i 2) i otwartej (sterownik 3) [Opracowanie na podstawie: [12]] Wspóczenie stosowane rozwizania programowe sterowników charakteryzuj si koniecznoci stosowania oprogramowania uytkowego i sekwencyjnoci realizacji algorytmów sterowania i przetwarzania danych, ze wszystkimi wynikajcymi z tego faktu konsekwencjami [2]. Ograniczenia obecnych rozwiza urzdze sterowania ruchem drogowym, dla programowej realizacji algorytmów, s pokonywane poprzez stosowanie rozwiza wieloprocesorowych, bd sprztow realizacj wyodrbnionych algorytmów czstkowych. Rozwizaniem zwikszajcym szybko przetwarzania sterowników moe sta si powrót do sprztowych realizacji urzdze sterowania ruchem drogowym. Skokiem technologicznym w dziedzinie rozwiza sprztowych s ukady specjalizowane ASIC, ukady zaawansowane technologicznie, wykonywane i projektowane na zamówienie w fabryce. iestety, chocia ukady charakteryzuj si du szybkoci i wydajnoci, to gównym problemem jest ich uniwersalno i wysokie koszty produkcji. Ewolucj ukadów ASIC byo pojawienie si ukadów programowalnych [10]. Ukady te pozwalaj na sprztow realizacj algorytmów sterowania, przy czym, technologia ich projektowania i realizacji czy w sobie zalety rozwiza sprztowych z elastycznoci rozwiza programowych. Dodatkowe moliwoci stwarzaj ukady reprogramowalne FPGA. Ukady te, pozwalaj na wielokrotn zmian swojej struktury (realizowanego algorytmu). Zasoby ukadów FPGA sigajce milionów bramek logicznych i tysicy wyprowadze powoduj, e moliwa jest realizacja caych rozbudowanych systemów sterowania wewntrz jednego ukadu reprogramowalnego w technice SoC (System on Chip). endencje wiatowe w realizacji systemów cyfrowego sterowania d do realizacji ukadów w formie urzdze specjalizowanych [1,3]. Jednak zastosowanie ukadów programowalnych do realizacji i budowy urzdze sterowania ruchem drogowym nie znajduje odbicia w literaturze. Osignicie wyszej od dotychczasowej szybkoci dziaania sterowników lokalnych, wymaga rozwaenia moliwoci budowy sterowników ruchu drogowego, jako specjalizowanych sterowników realizowanych w ukadach reprogramowalnych w technice jednoukadowej SoC, std te konieczne jest opracowanie metody projektowania nowej klasy specjalizowanych urzdze sterowania ruchem drogowym realizowanych w reprogramowalnych strukturach logicznych.

1 1 1 7 0 7 7 Projektowanie i realizacja specjalizowanych sterowników ruchu drogowego 29 2. FORMA ZAPISU ALGORYMÓW SEROWAIA RUCHEM DROGOWYM Wikszo wspóczenie stosowanych lokalnych sterowników ruchu drogowego realizuje sterowanie adaptacyjne do warunków ruchu na skrzyowaniu. Projektowanie sygnalizacji adaptacyjnej dla skrzyowania jest procesem mudnym i wieloetapowym. W przypadku sygnalizacji adaptacyjnej efektem prac projektowych jest algorytm sterowania ruchem na skrzyowaniu, opisujcy warunki zakoczenia i rozpoczcia faz ruchu, opracowany stosownie do celu sterowania i z zastosowaniem racjonalnych metod sterowania. FAZA 0 ALL RED 0 min L1 OR L3 OR L4 OR L5 PF0_1 ALL RED L9 PF0_3 FAZA 1 1K 5 3P L6 OR L8 PF0_2 FAZA 2 L7 L8 FAZA 3 3 min 3 max L2 L3 OR L4 PF1_3 11 1 min 1 max L9 4P 1 1K 2K 2 2K 2K 2K 3P 3 2 =< 2s 2 min 2 max L7 L8 L9 PF2_3 3 0 L1 OR L3 OR L4 OR L5 PF2_0 PF2_1 PF3_0 0 1 L1 OR L3 OR L4 OR L5 12 PF3_1 1 10 L6 OR L8 3 PF1_2 14 PF1_0 2 0 Rys. 2. Etapy projektu algorytmu sterowania ruchem: graf dopuszczalnych przej pomidzy fazami, adaptacyjny algorytm sterowania ruchem na skrzyowaniu Wooska-Dbrowskiego Pomimo funkcjonowania kilku sposobów zapisu algorytmów sterowania dla skrzyowa ruchu drogowego, najbardziej czyteln i intuicyjn jest forma opisu w postaci przypominajcej sie dziaa (GSA). iestety brak jest polskich wytycznych zarówno do formy graficznej jak i metody tworzenia tego typu algorytmów. Std te czsto bazuje si na niemieckich wytycznych zawartych w RiLSA [14]. Forma graficzna algorytmów sterowania adaptacyjnego zawiera dwa podstawowe bloki, blok stanu i blok warunku, oraz trzeci rodzaj bloków, penicy rol bloku stanu wywoujcego sekwencj zmian stanów sygnalizacji, tzw. przejcie midzyfazowe. Przykadowy algorytm sterowania ruchem na skrzyowaniu znajduje si na rys. 2b. Algorytm opisuje sterowanie na skrzyowaniu Woowska-Dbrowskiego, gdzie, jak wida na grafie przej pomidzy fazami (rys. 2, zaprojektowano 3 fazy ruchu wraz z faz ALL RED.

30 Krzysztof Firlg 3. MEODA PROJEKOWAIA URZDZE SEROWAIA RUCHEM DROGOWYM W UKADACH REPROGRAMOWALYCH Po analizie modeli specyfikacji formalnej sterowników logicznych [1,3,5,7], modelem wybranym do opisu algorytmu sterowania ruchem drogowy jest automat skoczony z pamici, a dokadnie jego graficzna reprezentacja, graf przej automatu skoczonego. Opracowano metod budowy grafu przej automatu skoczonego na podstawie algorytmu sterowania ruchem drogowym. Poniewa bezporednie przejcie z algorytmu sterowania ruchem do grafu sterowania jest bardzo uciliwe, jako etap poredni zosta wykorzystany model graficznego schematu algorytmu GSA [15]. Dla zbudowanego grafu sterowania automatu skoczonego opracowano metod tworzenia grafu hierarchicznego, jako formalnego, jednoczenie intuicyjnego modelu sterowania ruchem na skrzyowaniu. 3.1. WORZEIE GRAFICZEGO SCHEMAU ALGORYMU DLA ADAPACYJEGO ALGORYMU SEROWAIA RUCHEM DROGOWYM Sie dziaa GSA suy do graficznego przedstawienia algorytmu. Charakteryzuje si czyteln form graficzn. Skada si z klatek sieci dziaa, które dziel si na operacyjne i warunkowe. GSA moe skada si z elementów przedstawionych na rysunku 3. operacja warunek c) SAR d) SOP e) Rys. 3. Elementy sieci dziaa: klatka operacyjna, klatka warunkowa, c) pocztek sieci, d) koniec sieci, e) czniki midzy miejscami w sieci Budowa graficznego schematu algorytmu GSA, reprezentujcego funkcj sterowania na krzyowaniu, ma na celu budow formalnego opisu algorytmu sterowania ruchem drogowym. GSA jest postaci formaln niezbdn do otrzymania docelowego modelu sterowania, którym jest graf sterowania automatu skoczonego. Algorytm sterowania ruchem na skrzyowaniu (rys. 2, pomimo, e wizualnie przypomina sie dziaa, zawiera klatki, których dziaanie nie mieci si w standardzie i formacie opisu GSA. Opracowana metoda zawiera zasady tworzenia sieci graficznych schematów algorytmów sterowania na podstawie adaptacyjnych algorytmów sterowania ruchem drogowym. Budujc GSA dla algorytmu sterowania ruchem drogowym opracowano metod przeksztacenia algorytmu sterowania w GSA. Proponowane w metodzie modelowanie klatek algorytmu sterowania ruchem, na sieci dziaa GSA, rozpatrzono oddzielnie dla

Projektowanie i realizacja specjalizowanych sterowników ruchu drogowego 31 kadego typu klatki algorytmu. Dla wszystkich moliwych zachowa zaproponowano sposób modelowania klatek GSA. Dla klatek operacyjnych algorytmu sterowania metoda modelowania w sie dziaa zakada utworzenie tosamych klatek GSA (rys. 4). stan GSA stan Rys. 4. Zamiana klatki operacyjnej algorytmu srd na GSA Dla klatek warunkowych algorytmu srd w metodzie rozwaane s dwa przypadki. Dla standardowych klatek warunkowych metoda proponuje przeksztacenie bezporednie (rys. 5). warunek GSA warunek Rys. 5. Zamiana klatki warunkowej algorytmu srd na GSA Klatka warunkowa zawierajca ptl jednosekundow jest specyficzna dla algorytmu srd. czy w sobie zarówno warunek, jak i mikrooperacje. Aby zamodelowa t klatk w postaci sieci GSA niezbdne s dodatkowe klatki: warunkowa i stanu (rys. 6). warunek warunek GSA t=1 Rys. 6. Zamiana klatki warunkowej z operacj oczekiwania 1s na GSA W przypadku klatek przejcia midzyfazowego sytuacja jest trudniejsza. Przejcie midzyfazowe definiowane jest, jako sekwencja zmian wektora sterowania, w bezpieczny sposób przechodzca z jednej fazy do drugiej. Czas przejcia midzyfazowego moe wynosi od 0 do kilkudziesiciu sekund. W zwizku z tym przejcie midzyfazowe nie jest jedn mikrooperacj, lecz zbiorem mikrooperacji. W metodzie opracowany zosta sposób zamiany klatki przejcia midzyfazowego na sie GSA. Waciwie jednej klatce (rys. 7 odpowiada kilka lub kilkanacie klatek GSA (rys. 7c). Dla przeprowadzenia przeksztacenia niezbdny jest program przejcia midzyfazowego, którego zamiana dotyczy (rys. 7. Opracowana metoda budowy algorytmów GSA pozwala na zamian dowolnego adaptacyjnego algorytmu sterowania ruchem drogowym w sie dziaa GSA, bdc formalnym modelem opisu procesu sterowania ruchem drogowym. Rysunek 8 przedstawia przykad zbudowanej sieci dziaa dla adaptacyjnego algorytmu sterowania z rysunku 2b.

32 Krzysztof Firlg 1 GSA u 1 F1 => F2 6s t >= t p1 gru pa K1 K2 F1 5 10 15 u 1 u 2 u 3 F2 t p1 t p2 tp3 c) u 2 t >= t p2 2 u 3 t >= t p3 Rys. 7. Metoda zamiany klatki przejcia midzyfazowego w GSA: klatka przejcia midzyfazowego, program przejcia midzyfazowego, c) sie GSA przejcia midzyfazowego FAZA 0 ALL RED 0 min L1 OR L3 OR L4 OR L5 L9 L6 OR L8 u=0011 3 t >= 1 FAZA 3 L7 3 min L8 3 max 2 u=0011 L1 OR L3 OR L4 OR L5 FAZA 2 t >= 1 u=1000 2 =< 2s L9 u=0000 t >= 3 u=1000 t >= 3 u=0001 t >= 1 3 2 min 2 max L7 L8 3 L1 OR L3 OR L4 OR L5 u=1010 t >= 1 u=1011 t >= 4 u=0000 t >= 7 0 u=1011 t >= 4 u=0001 t >= 12 t >= 7 u=1010 t >= 1 u=0000 t >= 11 0 u=0000 t >= 6 L2 u=1001 L3 OR L4 t >= 9 u=0001 t >= 10 1 u=0110 t >= 4 u=1110 t >= 7 u=1101 u=0111 t >= 10 t >= 4 FAZA 1 1 min 1 max L9 L6 OR L8 u=0110 t >= 1 u=0111 t >= 3 u=0110 t >= 1 u=1100 1 u=1111 u=1111 t >= 4 t >= 11 t >= 6 u=1101 3 u=1101 t >= 6 t >= 9 u=0000 Rys. 8. Fragment sieci sterowania GSA ruchem drogowym na skrzyowaniu

Projektowanie i realizacja specjalizowanych sterowników ruchu drogowego 33 3.2. BUDOWA GRAFU SEROWAIA DLA ADAPACYJEGO ALGORYMU SEROWAIA RUCHEM DROGOWYM Automat skoczony z pamici jest najbardziej popularnym modelem opisu ukadów sterowania. Graficznie automat skoczony przedstawia si, jako graf skierowany, zawierajcy stany wewntrzne automatu w wierzchokach i stany wej na tranzycjach. Wyjcia na grafach opisuje si przy wierzchokach, dla automatu Moore a (rys. 9 lub na tranzycjach dla automatu Mealy ego (rys. 9. s z x / y s v y 1 x s z s v y2 Rys. 9. Graficzna reprezentacja grafu automatu skoczonego: graf automatu Mealy ego, gdzie: (x, s z )=s v, (x, s z )=y, graf automatu Moore a, gdzie: (x, s z )=s v, (s z )=y 1, (s v )=y 2 Dysponujc sieci dziaa GSA istnieje moliwo budowy ekwiwalentnego grafu sterowania automatu skoczonego, automatu Moore a lub Mealy ego. Badania wykazay, e bardziej przyjazne jest wykorzystanie automatu Moore a. Po oznakowaniu sieci dziaa, konwersja sieci w graf automatu Morea a przedstawiona zostaa na rysunku 10. S k Y 0 S k Y 0 0 x i 1 x i x i Rys. 10. Zamiana sieci dziaa w graf stanów automatu Moore a: oznakowany fragment sieci dziaa, graf stanów automatu Moore a odpowiadajcy oznakowanej sieci Oznakowan zgodnie z powyszymi zaoeniami sie dziaa sterowania na skrzyowaniu (rys. 8) przeksztacono w graf sterowania (rys. 11).

34 Krzysztof Firlg Rys. 11. Graf sterowania ruchem drogowym na skrzyowaniu Hierarchiczny automat stanów Model bazuje na automacie skoczonym z pamici. Rozwizaniem problemu przejrzystoci modelu jest wprowadzenie do automatu skoczonego hierarchii. Model taki róni si od automatu skoczonego jedynie w reprezentacji graficznej, zawierajc fragmenty grafu ukryte w stanie hierarchicznym (rys. 12). s z x 1 / y 1 x 3 / y 3 s v x 2 / y 2 s v1 sv2 s z x 1 / y 1 x 3 / y 3 x 2 / y 2 s v1 sv2 Gówny graf Stan hierarchiczny Rys. 12. Graf hierarchiczny: graficzna reprezentacja hierarchicznego automatu skoczonego z pamici, rozwiniecie grafu hierarchicznego na zwyky Dla zbudowanego grafu sterowania ruchem na skrzyowaniu (rys. 11), jako eliminacj paskoci modelu zaproponowano wykorzystanie modelu automatu hierarchicznego. Opracowana metoda proponuje hierarchizacj grafu sterowania, obejmujc: - budow wierzchoków hierarchicznych dla przej midzyfazowych (rys. 13); - budow wierzchoków hierarchicznych realizujcych obsug faz ruchu (rys. 14).

Projektowanie i realizacja specjalizowanych sterowników ruchu drogowego 35 x S k1 S j x PS 1 ak t >= t p1 ie t p1 =0 S k1 PS 1 S k2 t p1 =1 PS 2 ie t >= t p2 ak S k3 t p2 =0 S k2 PS 2 t p2 =1 S k PS 3 t p3 =0 S k3 PS 3 S k4 ak t >= t p3 ie t p3 =1 y S k4 y c) Rys. 13. Budowa wierzchoka hierarchicznego dla przejcia midzyfazowego: GSA przejcia midzyfazowego, graf sterowania przejcia midzyfazowego, c) stan hierarchiczny przejcia midzyfazowego S k1 FAZA x Sk1 Fx L1 L2 S k2 x min x max S k3 t < xmin Sk2 t>txmin and (t>=txmax or (L1 and not L2)) Sk3 S k c) Rys. 14. Budowa wierzchoka hierarchicznego dla obsugi fazy ruchu: GSA obsugi fazy ruchu, graf sterowania fazy ruchu, c) stan hierarchiczny fazy ruchu Kocowym efektem budowy grafu przej automatu skoczonego dla algorytmu srd jest graf hierarchiczny (rys. 15, zawierajcy wierzchoki hierarchiczne odpowiadajce fazom sygnalizacji i przejciom midzyfazowym.

36 Krzysztof Firlg u=0000 F0 ALL RED PF20 PF02 PF03 PF30 PF01 PF10 PF01 PF30 PF10 PF02 PF03 u=0101 u=0100 F2 F3 F1 u=0010 PF13 PF31 1 PF12 PF21 PF20 PF23 3 PF12 PF31 PF13 PF21 2 Rys. 15. Ekwiwalentne grafy: hierarchiczny graf sterowania ruchem drogowym, graf dopuszczalnych przej pomidzy fazami ruchu na skrzyowaniu Graf ten odpowiada grafowi przedstawiajcemu dopuszczalne przejcia faz ruchu na skrzyowaniu (rys. 15, wykorzystanym w pocztkowym etapie projektowania (rys. 2, co za tym idzie, model w tej formie jest przyjazny i intuicyjny dla kadego specjalisty ruchu drogowego nieznajcego teorii automatów skoczonych. 3.3. SPECYFIKACJA MODELI SEROWIKÓW LOGICZYCH RUCHU DROGOWEGO Otrzymana forma opisu algorytmu sterowania ruchem drogowym w formie grafu sterowania automatu skoczonego traktowana jest, jako punkt wyjcia do budowy modelu sterownika logicznego ruchu drogowego. Specyfikacj grafu przej automatu skoczonego dokonano w graficznym edytorze FSM programu Active-HDL (rys. 16). W edytorze tym istnieje równie moliwo budowy wierzchoków hierarchicznych.

Projektowanie i realizacja specjalizowanych sterowników ruchu drogowego 37 c) Rys. 16. Specyfikacja grafu sterowania: hierarchiczny graf sterowania ruchem na skrzyowaniu, przejcie midzyfazowe PF13, c) obsuga fazy nr 3 (F3) Opracowano uniwersaln architektur bloku logicznego sterownika ruchu drogowego (rys. 17. Okrelono realizowane funkcje i zbudowano poszczególne moduy wchodzce do struktury sterownika. Blok logiczny sterownika lokalnego Blok odliczania czasów d Obsuga logiki detektorowej l Graf sterowania u ranskoder grup sygnaowych D1 D2 P1 P2 Kotrola macierzy kolizji Rys. 17. Schemat sterownika specjalizowanego: schemat bloku logicznego sterownika specjalizowanego, jednomoduowa specyfikacja w edytorze blokowym Dla opracowanego modelu strukturalnego (rys. 17 wygenerowano model w kodzie VHDL, bdcym podstawow form opisu urzdze realizowanych w ukadach programowalnych [13]. Opis w tym jzyku wymagany jest równie przez narzdzia do syntezy i implementacji urzdze w struktury FPGA.

38 Krzysztof Firlg 3.4. WERYFIKACJA DZIAAIA Analiza metod weryfikacji i testowania [6], oraz prowadzone dowiadczenia w oparciu o modele sterowników lokalnych, pozwoliy opracowywa metod weryfikacji algorytmów sterowania oraz urzdze sterowania ruchem drogowym modelowanych i realizowanych w ukadach programowalnych. Weryfikacj przeprowadza si na poziomie specjalistycznych narzdzi wspomagania komputerowego, w których nastpuje specyfikacja ukadów. Wykorzystuje si pakiet oprogramowania Active-HDL, a jako jzyk specyfikacji VHDL. Podczas weryfikacji specyfikacji ukadów, za gówny cel stawia si poprawn realizacj algorytmów sterowania ruchem. Do testowania modelu wyspecyfikowanego w kodzie VHDL wykorzystywane s techniki testowania oprogramowania [11]. Weryfikacj kodu VHDL ukadu sterowania rozpoczyna si od kompilacja projektu, eliminujc na tym etapie bdy semantyczne i skadniowe. Przy czym z powodu wielomoduowoci ukadów sterowania zarówno kompilacja jak i dalsza weryfikacja prowadzona jest metod wstpujc (bottom-up). Weryfikacja przeprowadzana jest metod weryfikacji funkcjonalnej z elementami weryfikacji strukturalnej. Do podawania wymusze na wyjcia ukadu zalecane jest wykorzystanie estbench y, automatyzujc w ten sposób proces weryfikacji. Zbiór testów dla estbench y opracowuje si metod Ad Hoc. Ponadto, dla grafów sterowania, zalecana jest automatyczna generacja estbench y. W przypadku ukadów sterowania posiadajcych wiele wyprowadze, narzdziem wspomagajcym opracowanie estbench y, zarówno przy weryfikacji funkcjonalnej jak i strukturalnej, jest oggle Coverage (rys. 18. arzdzie analizuje zmiany stanów portów ukadu, informujc o ewentualnym braku aktywnoci na danym porcie. W wyniku weryfikacji funkcjonalnej pokryte zostan wszystkie funkcje ukadu, lecz nie caa jego struktura, naley wic wczy do weryfikacji elementy testowania strukturalnego. Pomocne, do oceny jakoci pokrycia strukturalnego, jest narzdzie Code Coverage (rys. 18. arzdzie to automatycznie raportuje dwie gówne miary z zakresu weryfikacji strukturalnej. Code coverage bada linie kodu, które zostay wykonane podczas wykonywania programu i sprawdza ile razy takie wywoanie nastpio. Branch Coverage bada z kolei wywoania warunków typu IF, CASE (rys. 18c). c) Rys. 18. arzdzia analizy strukturalnego pokrycia: oggle Coverage, Code Coverage, c) Branch Coverage

Projektowanie i realizacja specjalizowanych sterowników ruchu drogowego 39 Buduj c estbench e na podstawie analizy kodu nale y pami ta o warunkach brzegowych. ale y zweryfikowa dzia anie uk adu dla skrajnych warto ci zadeklarowanych zmiennych, wykona poszczególne p tle maksymaln ilo razy, sprawdzi dzia anie liczników, ich maksymalne zakresy i warunki zerowania. Przeprowadzenie w ten sposób weryfikacji opracowanego kodu uk adu sterowania, pozwala znale wszystkie b dy etapu specyfikacji i usun je w kolejnych rewizjach kodu VHDL opisuj cego uk ad sterowania ruchem. 3.5. SYEZA, IMPLEMEACJA I PROOYPOWAIE Wykorzystywane oprogramowanie u ytkowe pozwala na automatyczny proces syntezy i implementacji modeli sterowników specjalizowanych w uk adach programowalnych. Karty wyposa one w uk ad programowalny i odpowiednie uk ady wej cia-wyj cia, umo liwiaj ce prototypowanie projektowanych urz dze, nosz nazw kart uruchomieniowych. Baza elementowa kart uruchomieniowych dost pna autorowi obejmowa a 7 ró nych typów kart uruchomieniowych g ównie firmy Digilent, przyk adowe karty przedstawiono na rysunku 19. Stanowiska badawcze wykorzystuj ce wymienione karty przedstawiono na rysunku 20. c) Rys. 19. Karty do prototypowania specjalizowanych sterowników ruchu drogowego: Spartan3E-100 CP132, Spartan3E-1200 FG320, c) Spartan3 XC3S200 F256 Rys. 20. Stanowiska badawcze do prototypowani urz dze sterowania ruchem w transporcie: Spartan3 XC3 S200F256, Virtex XCV300

40 Krzysztof Firlg 4. PARAMERY SPECJALIZOWAYCH SEROWIKÓW LOGICZYCH RUCHU DROGOWEGO Opracowana metoda modelowania, specyfikacji i weryfikacji sterowników logicznych ruchu drogowego zostaa zweryfikowana, poprzez zastosowanie jej do budowy kilkunastu sterowników ruchu drogowego, dla typowych warszawskich skrzyowa (tab. 1). ablica 1 Wybrane parametry uytkowe modeli sterowników ruchu drogowego Skrzyowanie ulic Fazy ruchu Obsugiwane grupy ruchu Detektory ruchu yp Ilo Grup Grup Grup Pojazdów pieszych Przyciski sterownika faz typ koowych pieszych tramwajow. Sterow. o strukturze ost. adaptacyjny 1-16 rozproszonej faza 1-16 - - 1-16 - Przejcie dla pieszych wzbudzany 2 gówn 1 2 - - 1 Puawska- Madaliskiego adaptacyjny 3 gówn 3 2 1 4 6 Al. iepodlegoci- Odyca adaptacyjny 3 all red 2 2-12 6 Rakowiecka- Winiowa adaptacyjny 3 all red 2 2-12 8 Puawska-Dolna adaptacyjny 2 g.st 2 2 1 11 6 Al. iepodlegoci- gów adaptacyjny 2 Dbrowskiego strum 2 2-5 - Wooska- Dbrowskiego adaptacyjny 4 all red 2 2 1 12 8 W tablicy 2 pokazano parametry sterownika specjalizowanego zaimplementowanego w rónych ukadach FPGA. ablica 2 Wykorzystanie zasobów ukadów programowalnych przez sterownik Wooska-Dbrowskiego Struktura logiczna Wyprowadze WE/WY Virtex xcv50sc144 Virtex2 xc2v40cs144 Virtex4 xc4vfx12sf363 Spartan2 xc2s15vq100 Spartan3 xc3s50vq100 Spartan3 xc3s200ft256 31/94 (29%) 31/88 (34%) 31/240 (12%) 31/60 (50%) 31/63 (49%) 31/173 (16%) Bloków Slice 119/768 (15%) 97/256 (37%) 106/5472 (1%) 118/192(61%) 95/768 (12%) 95/1920 (4%) Komórek LU 4 wejciowych 218/1536(14%) 175/512 (34%) 190/10944(1%) 217/384(56%) 174/1536(11%) 174/3840(4%) Przerzutników 86/1536 (5%) 81/512 (15%) 81/10944 (1%) 86/384 (22%) 81/1536 (5%) 81/3840 (2%) Max czstotliwo pracy 95,538 MHz 230,415 MHz 249,813 MHz 95,184 MHz 190,767 MHz 190,767 MHz Jak wida z tabeli nadmiar zasobów logicznych ukadów FPGA umoliwia implementacj, w te ukady, dodatkowych moduów rozbudowujcych moliwoci sterowników logicznych. Moliwe jest równie zwielokrotnianie sterowników w celu zwikszenie bezpieczestwa ukadu. Dodatkowe zasoby umoliwiaj równie implementacj ukadów samotestowania, bez zwikszania kosztu ukadu.

Projektowanie i realizacja specjalizowanych sterowników ruchu drogowego 41 Szybko dziaania sterowników logicznych Przeprowadzone badania prototypów sterowników logicznych ruchu drogowego pozwalaj na stwierdzenie, e technologia realizacji sterowników specjalizowanych w ukadach FPGA powoduje, e czstotliwoci realizacji funkcji sterujcych s ograniczone jedynie czasami propagacji sygnaów w strukturze FPGA, przy czym naturalna wspóbieno ukadów FPGA znacznie przypiesza przetwarzanie. Otrzymanej najniszej czstotliwo taktowania ukadów rzdu 100 [MHz] miaby szans dorówna ukad mikroprocesorowy taktowany czstotliwoci przynajmniej kilku GHz. Jednoukadowa struktura sterownika Badania otrzymanych modeli sterowników oraz ich prototypów, potwierdziy moliwo jednoukadowej realizacji specjalizowanego sterownika logicznego ruchu drogowego. Modele sterowników logicznych, sprowadzone do jednoukadowych realizacji, zostay wgrane do pojedynczych struktur FPGA w stanowiskach badawczych, tworzc architektury SoC (cay sterowniki w jednym ukadzie scalonym). Poprawne dziaanie, otrzymanych w ten sposób urzdze, udowodnio moliwo realizacji jednoukadowej sterowników logicznych ruchu drogowego. Parametry niezawodnociowe specjalizowanych sterowników ruchu drogowego Realizacja sterownika ruchu drogowego w architekturze SoC pozwala traktowa taki sterownik, jako pojedynczy obiekt, co uatwia jego analiz niezawodnociow [8]. Metoda zaproponowana do wyznaczenia parametrów niezawodnociowych sterowników lokalnych bazuje na zaoeniach, e rozwój technologii produkcji zoonych ukadów FPGA, umoliwiajcych realizacj systemów SoC, praktycznie uniezaleni niezawodno ukadu od jego wielkoci, zoonoci i realizowanych funkcji. Producenci ukadów FPGA, publikujc raporty niezawodnociowe, okrelaj intensywnoci uszkodze dla konkretnego procesu technologicznego, w jakim ukady zostay wykonane [4]. Intensywno uszkodze jest definiowana w jednostkach FI (Failures In ime). FI wyraa jedno uszkodzenie na 10 9 [h]. Przykadowo dla ukadu FPGA Spartan3, wyprodukowanego w technologii 0,09 [μm], warto FI wynosi 310-9 [h -1 ], dla ukadu Virtex (0,22 [μm]) FI = 1310-9 [h -1 ]. MBF [10 6 h] 1000 333 100 10 1 Virtex xcv50sc144 Virtex2 xc2v40cs144 Virtex4 xc4vfx12sf363 Spartan2 xc2s15vq100 Spartan3 xc3s50vq100 Spartan3 xc3s200ft256 Rys. 21. MBF wyznaczony w oparciu na parametrze FI dla sterowników realizowanych w rónych strukturach programowalnych

42 Krzysztof Firlg a rysunku 21 przedstawiono zbiorcze porównanie MBF wyznaczonego na podstawie FI, dla sterowników logicznych realizowanych w rónych ukadach FPGA. Badane urzdzenia sterowania ruchem, zaimplementowane w ukady programowalne, charakteryzoway si intensywnoci uszkodze rzdu 10-10 [uszk/h]. Klasyfikuje to proponowane sterowniki pomidzy 3 a 4 poziomem bezpieczestwa wg IRSE. 5. WIOSKI Przedstawiono kompletn metod budowy nowej klasy specjalizowanych urzdze sterowania ruchem drogowym z wykorzystaniem formalnych opisów algorytmów sterowania, jzyków opisu sprztu i struktur reprogramowalnych. Metoda obejmuje sposób realizacji sterowników logicznych, których algorytmy dziaania zostay opisanych z zastosowaniem grafów przej automatów skoczonych. W szczególnoci do zalet powyszej metody zaliczy naley: - zastosowanie grafów hierarchicznych, co pozwolio na tworzenie przestrzennego odwzorowania algorytmu sterowania w peni adekwatnego do grafu dopuszczalnych przej pomidzy fazami ruchu; - wykorzystanie przyjaznej platformy programowej umoliwiajcej zarówno specyfikacje sterowników w odpowiednich rodowiskach graficznych, jak i proste przejcie od modeli graficznych do modeli w jzyku VHDL; - metod weryfikacji funkcjonalnej sterowników, poczonej z analiz strukturaln pokrycia kodu VHDL; - realizacj urzdze w jednoukadowej technologii SoC o wysokich wskanikach niezawodnociowych; - atwo rekonfigurowalnoci prototypów sterowników lokalnych realizowanych w ukadach FPGA; - szybko dziaania sterowników specjalizowanych, wysz od obecnie istniejcych rozwiza. Bibliografia 1. Adamski M., Barkalov A.: Architectural and sequential synthesis of digital devices, Zakad Poligraficzny Uniwersytetu Zielonogórskiego, Zielona Góra, 2006. 2. Clements A.: Microprocessor Systems Design: 68000 Hardware, Software and Interfacing. PWS, 1997. 3. De Micheli G.: Synteza i optymalizacja ukadów cyfrowych, Wydawnictwo aukowo-echniczne, Warszawa, 1998. 4. Device Reliability Report, Fourth Quarter 2009. www.xilinx.com, Xilinx, 2009. 5. Firlg K.: Metody modelowania algorytmów sterowania w specjalizowanych sterownikach ruchu drogowego. Logistyka nr 6/2009, Instytut Logistyki i Magazynowania, Pozna, 2009. 6. Firlg K., Kawalec P.: Weryfikacja i testowanie urzdze sterowania ruchem drogowym realizowanych w ukadach FPGA. Logistyka nr 6/2009, Instytut Logistyki i Magazynowania, Pozna, 2009. 7. Gajski D.: Principles of digital design, Prentice Hall International, 1997. 8. Kawalec P., Firlg K.: Reliability analysis of specjalized traffic control devices. Archives of transport, volume 19, issue 1-2, Warszawska Drukarnia aukowa PA, Warszawa, 2007 str. 75-82.

Projektowanie i realizacja specjalizowanych sterowników ruchu drogowego 43 9. Leko M., Guzik J.: Sterowanie ruchem drogowym. Sterowniki i systemy sterowania i nadzoru ruchu, Wydawnictwo Politechniki lskiej, Gliwice, 2000. 10. Pasierbiski J., Zbysiski P.: Ukady programowalne w praktyce, WK, Warszawa, 2001. 11. Patton R.: Software testing. 2-nd edition. USA, Pearson Education, copyright by SAMS Publishing, 2005. 12. Wawrzyski W.: Bezpieczestwo systemów sterowania w transporcie. Wydawnictwo Instytutu echnologii Eksploatacji, Warszawa-Radom, 2004 13. Wrona W.: VHDL jzyk opisu i projektowania ukadów cyfrowych. Gliwice, Wydawnictwo Jacka Skalmierskiego, 1998. 14. FGSV Forschungsgesellschaft fuer Strassen- und Verkehrswesen (2003. Guidelines for raffic Signals. English Version of Richtlinien fuer Lichtsignalanlagen RiLSA. Edition 1992 (with minor modifications), ranslation 2003. FGSV 321/S, FGSV-Verlag, Cologne, 2003. 15. Zieliski R.: Podstawy projektowania ukadów cyfrowych. Wydawnictwo naukowe PW, Warszawa, 2003. DESIGIG AD REALIZAIO OF SPECIALIZED RAFFIC COROLLERS WIHI REPROGRAMMABLE LOGIC DEVICES Summary: he article indicates a key role of local traffic controllers in the system of road traffic control, emphasizing at the same time the increasing requirements that these devices are presented with resulting from constantly growing road traffic intensity. he article indicates the need for realization of road traffic control devices in the form of specialized controllers realized as single-system devices of SoC type with the use of programmable devices. Merits of such a realization have been pointed out. After the analysis of formal specification models of digital controllers, a finite automaton with FSM memory has been chosen for realization of model controller. Additional extension of the model by hierarchization eliminated flatness of the model. he paper includes methods of testing digital traffic control devices. he paper focuses on the tests of control devices which are realized in programmable logic devices FPGA. For the obtained prototype of traffic control devices reliability measures have been calculated. Keywords: specialized traffic controllers, control devices verification, programmable devices Recenzent: Wojciech Zamojski