Synteza logiczna w projektowaniu

Transkrypt

1 Synteza logiczna w projektowaniu układów cyfrowych (pływ syntezy logicznej na jakość realizacji układów cyfrowych) X Z System cyfrowy D Z U z bloków funkcjonalnych Z Y US X U F US automat lub układ mikroprogramowany Z

2 rzykład syntezy strukturalnej Konwerter kodu binarnego na kod BCD: kodzie BCD (Binary Coded Decimal) każda cyfra liczby zapisanej w kodzie dziesiętnym jest przedstawiana czterobitową liczbą binarną Np. liczba 489 zostanie zapisana jako wektor binarny z wykorzystaniem 2 bitów (3 4 bity) BCD Z 2

3 Konwerter Bin2BCD 27 BN 27 BCD BN/BCD liczby 99 Celem jest pokazanie różnych metod projektowania i wykazanie, że najlepszą realizację uzyskamy stosując zaawansowane procedury syntezy logicznej Z 3

4 Metoda +3 27= LDA LDB LB NE LDB := LDB LDB 5 AK LDB := LDB+3 8 Z 4

5 Z LDB < 5 LDB < 5 LDB < 5 LDB < 5 LDB < 5 LDB < 5 LDB 5 LDA LDB LB LDB < 5 8 LD BCD = =

6 Algorytm konwersji z kodu BN na BCD Liczba konwertowana zapisana jest w postaci binarnej SAR LOAD (LB) LDA := LDB := LK := 8 LDB 5 AK rzekształcenie polega na wykonaniu określonej liczby prostych operacji NE LDA 5 AK LDB := LDB + 3 Z ykorzystuje proste operacje na liczbach binarnych: przesunięcie w lewo, zwiększenie o 3, porównanie ze stałą. NE LDA := SHL(LDA,LDB 3 ) LDB := SHL(LDB,LB 7 ) LB := SHL(LB) LK := DEC(LK) NE LK = AK LD := LDA LDB KONEC LDA := LDA + 3 6

7 Algorytm konwersji SAR Rejestry LB, LDA, LDB z operacjami: zeruj wpisz, przesuń. LOAD (LB) LDA := LDB := LK := 8 LDB 5 AK Licznik LK z operacjami: ustaw, zmniejsz o. NE LDA 5 AK LDB := LDB + 3 Sumator LDA := LDA + 3 NE Komparator LDA := SHL(LDA,LDB 7 ) LDB := SHL(LDB,LB 7 ) LB := SHL(LB) LK := DEC(LK) Z NE LK = AK LD := LDA LDB KONEC 7

8 Opis strukturalny LB R3 R2 R A S3 S2 S B LK LK = LOAD DEC MUX MUX S LB LK = K 5 Σ K US U K 5 A B 4 4 Y 8 R4 Y = LD LOAD2 Z 8

9 Stosując rutynowe metody uzyskaną strukturę zapisujemy w języku opisu sprzętu i kompilujemy w systemie Quartus SECYFKACJA FUNKCJONALNA (HDL) SEĆ LOGCZNA SYNEZA FUNKCJONALNA OYMALZACJA LOGCZNA OS RL ODZOROANE ECHNOLOGCZNE RANSLACJE SECYFKACJ FGA 54 LEs 33 mln/sek Z 9

10 Konwerter Bin2BCD BN/BCD Z radycyjną metodę syntezy strukturalnej skonfrontujemy z nowoczesnymi metodami syntezy logicznej

11 Konwerter Bin2BCD BCD na poziomie logicznym ejścia yjścia BN/BCD * * * * Z

12 Komputerowe projektowanie SECYFKACJA FUNKCJONALNA (HDL) SEĆ LOGCZNA SYNEZA FUNKCJONALNA OYMALZACJA LOGCZNA OS RL ODZOROANE ECHNOLOGCZNE RANSLACJE SECYFKACJ FGA 24 LEs 33 mln/sek Z 2

13 Mając świadomość, że metody syntezy logicznej są niedoskonałe Specyfikacja HDL Synteza funkcjonalna Specjalistyczne oprogramowanie akademickie Synteza logiczna nowocześnie wykształcony inżynier Odwzorowanie technologiczne FGA Z 3

14 Specjalizowana procedura dekompozycji Z # Konwerter bin2bcd.type fr.i 7.o 8.p LE " Decomposed project: bin2bcd "; % ranslated from DEMAN format % % arsaw University of echnology % % nstitute of elecommunications % SUBDESGN A ( in_, in_2, in_3, in_4 :NU; in_5, in_6, in_7 :NU; out_, out_2, out_3, out_4 :OUU; out_5, out_6, out_7, out_8 ) VARABLE g_, g_2, g_3, g3_ g2_, g2_2 BEGN :OUU; :LCELL; :LCELL; ---- Level ---- ABLE (in_, in_2, in_3, in_4) => (g_); B"" => B""; B"" => B"";... B"" => B""; B"" => B""; END ABLE; ABLE (in_6, g_, g2_, g2_2) => (out_7); B"X" => B"";... B"" => B""; END ABLE; END;.e rocedura dekompozycji 3 komórek (!!!) 352 mln/sek 4

15 Realizacja programowa SAR LOAD (LB) LDA := LDB := LK := 8 AK LDB 5 LDB := LDB + 3 NE LDA 5 AK NE LDA := LDA + 3 rocesor AMD Athlon 64X2 Dual Core GHz 9,7 mln/sek LDA := SHL(LDA,LDB 3 ) LDB := SHL(LDB,LB 7 ) LB := SHL(LB) LK := DEC(LK) Z NE LK = AK LD := LDA LDB KONEC 5

16 orównanie realizacji BN2BCD Liczba elementów logicznych liczba słów Synteza strukturalna 54 LEs 33 mln/sek Synteza logiczna: system komercyjny Quartus 24 LEs 33 mln/sek system specjalizowany 3 LEs 352 mln/sek rocesor AMD Athlon 64X2 Dual Core GHz 9,7 mln/sek Z 6

17 ięcej na ten temat w książce: Z 7

18 Filtr f5 w technice DA.type fr.i Układ mnożenia.o.p 248 zastępuje się układem kombinacyjnym R lub pamięcią ROM ej e s ROM tr + R y Z.type fr.i.o.p 248.type fr.i 7.o.p type fr.i 7.o.p

19 Bez redukcji Synteza programem Vivado Dla układu Virtex-7 Z 9

20 o redukcji Synteza programem Vivado Dla układu Virtex-7 (xc7vx33tffg57-2) Z 2

21 Realizacje układu AR filtru f5 Bez redukcji argumentów Z redukcją argumentów System and chip LE pcs System and chip LE pcs Vivado Virtex-7 (xc7vx33tffg57-2) LU6 LU LU4 49 LU3 34 LU2 32 MUXF7 5 MUXF8 Vivado Virtex-7 (xc7vx33tffg57-2) LU6 LU5 LU4 LU2 9 Altera Quartus Stratix V (5SEE9H42) ALU7 ALU6 ALU5 ALU4 ALU Altera Quartus Stratix V (5SEE9H42) ALU7 ALU6 ALU5 ALU4 ALU recisionrl Synthesis LU VREX-7 (7VX33FFG57) 95 (total) recisionrl Synthesis VREX-7 (7VX33FFG57) LU6 LU5 LU4 LU2 9 Z Nie zapominajmy o syntezie logicznej w projektowaniu układów cyfrowych 2