Wykorzystanie układów FPGA w implementacji systemów bezpieczeństwa sieciowego typu Firewall
|
|
- Jarosław Grzegorz Niewiadomski
- 8 lat temu
- Przeglądów:
Transkrypt
1 Grzegorz Sułkowski, Maciej Twardy, Kazimierz Wiatr Wykorzystanie układów FPGA w implementacji systemów bezpieczeństwa sieciowego typu Firewall
2 Plan prezentacji 1. Architektura Firewall a załoŝenia 2. Punktu optymalizacji wydajności 3. Komunikacja sieciowa, wielościeŝkowość, tory transmisyjne 4. Klasyfikator pakietów 5. Wyniki implementacji 6. Dalsze kierunki prac
3 Klasyfikacja systemów Firewall
4 Architektura Firewall a ZałoŜenia projektowe dla sprzętowego Firewall a: 1. DuŜy poziom bezpieczeństwa przetwarzania danych. Sprzętowa realizacja Firewall a niweluje zagroŝenia wynikające z błędów w oprogramowaniu. 2. Maksymalizacja wydajności. Programowy Firewall klasyfikuje pakiety przetwarzając sekwencyjnie tablicę reguł bezpieczeństwa. Jak w tej sytuacji zwiększyć wydajność jego sprzętowej implementacji?
5 Punkty optymalizacji wydajności 1. Sprzętowa obsługa komunikacji sieciowej 2. WielościeŜkowe przetwarzanie strumieni danych 3. Potokowość 4. Efektywne klasyfikowanie pakietów
6 Komunikacja sieciowa Dedykowane karty interfejsów sieciowych Sprzętowa obsługa komunikacji w standardzie Ethernet 802.3
7 WielościeŜkowość NIC karty interfejsów sieciowych MAC moduł sprzętowego kontrolera sieci Ethernet FW moduł klasyfikatora pakietów Router moduł zarządzający trasami ruchu pakietów RAM pamięć reguł bezpieczeństwa
8 Pojedynczy tor transmisyjny Transmisja pomiędzy urządzeniem źródłowym a docelowym odbywa się w dedykowanym kanale komunikacyjnym. W kaŝdym kierunku transmisji pakiety są analizowane przez oddzielne moduły klasyfikujące (bloki FW).
9 Potokowość W celu zapewnienia potokowego przetwarzania danych zaimplementowano specjalne mechanizmy buforujące przetwarzane ramki sieciowe
10 Buforowanie ramek Dane Sygnały sterujące
11 Buforowanie ramek - implementacja Wyniki implementacji modułu buforującego ramki Zajętość zasobów układowych Virtex II Pro XC2VP30-7 Liczba wykorzystanych elementów Utylizacja procentowa Number of Slices 222 z dostępnych % Number of Slice Flip Flops 260 z dostępnych % Number of 4 input LUTs 409 z dostępnych % Number of BRAMs 70 z dostępnych % Orientacyjna maksymalna częstotliwość pracy: 350 MHz
12 Klasyfikacja pakietów Nr. Adres źródłowy Adres docelowy Protokół Port źródłowy Port docelowy 1 * tcp * / /24 * * 5000: / udp * tcp * 22 5 * * tcp :6330
13 Klasyfikacja pakietów Zwiększenie szybkości klasyfikowania pakietów wymaga zastosowania specjalnych rozwiązań, pozwalających na wykorzystanie potencjału logiki reprogramowalnej. 1. Analiza adresów sieciowych oparta o pamięci TCAM (Ternary CAM). 2. Analiza zakresów portów oparta o drzewa binarne. 3. Proces klasyfikacji wspomagany pamięciami podręcznymi (cache).
14 Schemat blokowy klasyfikatora
15 Struktura elementu filtrującego Łańcuch komparatorów zakresów cząstkowych
16 Filtr adresów sieciowych
17 Struktura pamięci TCAM Implementacja sprzętowa
18 Porównanie pamięci TCAM Pamięć TCAM o pojemności 88 bitów x 32 wiersze Układ Virtex II Pro XC2VP30-7 Pamięć TCAM oparta o RAM16X1S Xilinx COREGenerator TCAM Liczba bloków Slice 810 (5%) 1795 (13%) Maksymalna częstotliwość pracy pamięci TCAM Minimalny czas ustalenia sygnału wejściowego przed zmianą zegara Maksymalny czas ustalenia sygnału wyjściowego po zmianie zegara Współczynnik liczby bloków Slice na pojedynczy wiersz TCAM Maksymalna częstotliwość pracy modułu filtrującego 257,7 MHz 130,4 MHz 6,121 ns 7,977 ns 3,293 ns 3,461 ns 25,3 56,1 163 MHz 125 MHz
19 Klasyfikator - implementacja Wyniki implementacji klasyfikatora pakietów dla 32 reguł Zajętość zasobów układowych Virtex II Pro XC2VP30-7 Liczba wykorzystanych elementów Utylizacja procentowa Number of Slices 2771 z dostępnych % Number of Slice Flip Flops 206 z dostępnych ,7% Number of 4 input LUTs 3360 z dostępnych % Number of RAM16X1D Number of RAM16X1S Orientacyjna maksymalna częstotliwość pracy: 160 MHz Liczba bloków Slice przypadająca na pojedynczą regułę: 86
20 Klasyfikator - wydajność Czas trwania weryfikacji pakietu Przełączenie wskaźnika na tor 0 Zakończenie klasyfikacji Zakończenie zapisu do pamięci ramkowej Zgłoszenie deskryptora toru 0 5 taktów zegara sys_clk 3 takty zegara sys_clk CAŁKOWITY CZAS KLASYFIKACJ: 8 taktów zegara sys_clk Całkowity czas weryfikacji pakietu w klasyfikatorze wykorzystującym kolejkowanie Round-Robin wynosi 8 taktów zegara sys_clk. Przy maksymalnej częstotliwości pracy wynoszącej 160 MHz klasyfikator osiąga wydajność 20 mln pakietów na sekundę.
21 Dalsze kierunki prac Optymalizacja modułu klasyfikatora pakietów 1. Realizacja weryfikacji adresacji sieciowej w oparciu o pamięci TCAM 2. Wykorzystanie drzew binarnych do identyfikacji zakresów portów źródłowych i docelowych 3. Poszukiwanie efektywnego algorytmu pracy pamięci cache wspomagającej proces klasyfikacji 4. Minimalizacja zajętości pamięci: kolejek FIFO buforów ramkowych
22 Dziękuję za uwagę!
Badanie właściwości wysokorozdzielczych przetworników analogowo-cyfrowych w systemie programowalnym FPGA. Autor: Daniel Słowik
Badanie właściwości wysokorozdzielczych przetworników analogowo-cyfrowych w systemie programowalnym FPGA Autor: Daniel Słowik Promotor: Dr inż. Daniel Kopiec Wrocław 016 Plan prezentacji Założenia i cel
Bardziej szczegółowoLiteratura. adów w cyfrowych. Projektowanie układ. Technika cyfrowa. Technika cyfrowa. Bramki logiczne i przerzutniki.
Literatura 1. D. Gajski, Principles of Digital Design, Prentice- Hall, 1997 2. C. Zieliński, Podstawy projektowania układów cyfrowych, PWN, Warszawa 2003 3. G. de Micheli, Synteza i optymalizacja układów
Bardziej szczegółowoWOJEWÓDZTWO PODKARPACKIE
WOJEWÓDZTWO PODKARPACKIE Projekt współfinansowany ze środków Unii Europejskiej z Europejskiego Funduszu Rozwoju Regionalnego oraz budŝetu Państwa w ramach Regionalnego Programu Operacyjnego Województwa
Bardziej szczegółowoXXXII Olimpiada Wiedzy Elektrycznej i Elektronicznej. XXXII Olimpiada Wiedzy Elektrycznej i Elektronicznej
Zestaw pytań finałowych numer : 1 1. Wzmacniacz prądu stałego: własności, podstawowe rozwiązania układowe 2. Cyfrowy układ sekwencyjny - schemat blokowy, sygnały wejściowe i wyjściowe, zasady syntezy 3.
Bardziej szczegółowoWykład 4. Interfejsy USB, FireWire
Wykład 4 Interfejsy USB, FireWire Interfejs USB Interfejs USB Interfejs USB Interfejs USB Interfejs USB Interfejs USB Interfejs USB Interfejs USB Interfejs USB Interfejs USB Interfejs USB Interfejs USB
Bardziej szczegółowoUrządzenia wejścia-wyjścia
Urządzenia wejścia-wyjścia Wykład prowadzą: Jerzy Brzeziński Dariusz Wawrzyniak Plan wykładu Klasyfikacja urządzeń wejścia-wyjścia Struktura mechanizmu wejścia-wyjścia (sprzętu i oprogramowania) Interakcja
Bardziej szczegółowoSpecyfika projektowania Mariusz Rawski
CAD Specyfika projektowania Mariusz Rawski rawski@tele.pw.edu.pl http://rawski.zpt.tele.pw.edu.pl/ System cyfrowy pierwsze skojarzenie Urządzenia wprowadzania danych: klawiatury czytniki urządzenia przetwarzania
Bardziej szczegółowoARP Address Resolution Protocol (RFC 826)
1 ARP Address Resolution Protocol (RFC 826) aby wysyłać dane tak po sieci lokalnej, jak i pomiędzy różnymi sieciami lokalnymi konieczny jest komplet czterech adresów: adres IP nadawcy i odbiorcy oraz adres
Bardziej szczegółowoMosty przełączniki. zasady pracy pętle mostowe STP. Domeny kolizyjne, a rozgłoszeniowe
Mosty przełączniki zasady pracy pętle mostowe STP Domeny kolizyjne, a rozgłoszeniowe 1 Uczenie się mostu most uczy się na podstawie adresu SRC gdzie są stacje buduje na tej podstawie tablicę adresów MAC
Bardziej szczegółowoZestaw ten opiera się na pakietach co oznacza, że dane podczas wysyłania są dzielone na niewielkie porcje. Wojciech Śleziak
Protokół TCP/IP Protokół TCP/IP (Transmission Control Protokol/Internet Protokol) to zestaw trzech protokołów: IP (Internet Protokol), TCP (Transmission Control Protokol), UDP (Universal Datagram Protokol).
Bardziej szczegółowoWydajność systemów a organizacja pamięci, czyli dlaczego jednak nie jest aż tak źle. Krzysztof Banaś, Obliczenia wysokiej wydajności.
Wydajność systemów a organizacja pamięci, czyli dlaczego jednak nie jest aż tak źle Krzysztof Banaś, Obliczenia wysokiej wydajności. 1 Organizacja pamięci Organizacja pamięci współczesnych systemów komputerowych
Bardziej szczegółowoSieci Komputerowe Modele warstwowe sieci
Sieci Komputerowe Modele warstwowe sieci mgr inż. Rafał Watza Katedra Telekomunikacji AGH Al. Mickiewicza 30, 30-059 Kraków, Polska tel. +48 12 6174034, fax +48 12 6342372 e-mail: watza@kt.agh.edu.pl Wprowadzenie
Bardziej szczegółowoPrzesyłania danych przez protokół TCP/IP
Przesyłania danych przez protokół TCP/IP PAKIETY Protokół TCP/IP transmituje dane przez sieć, dzieląc je na mniejsze porcje, zwane pakietami. Pakiety są często określane różnymi terminami, w zależności
Bardziej szczegółowoArchitektura komputerów
Architektura komputerów PCI EXPRESS Rozwój technologii magistrali Architektura Komputerów 2 Architektura Komputerów 2006 1 Przegląd wersji PCI Wersja PCI PCI 2.0 PCI 2.1/2.2 PCI 2.3 PCI-X 1.0 PCI-X 2.0
Bardziej szczegółowoWprowadzenie do zagadnień związanych z firewallingiem
NASK Wprowadzenie do zagadnień związanych z firewallingiem Seminarium Zaawansowane systemy firewall Dla przypomnienia Firewall Bariera mająca na celu powstrzymanie wszelkich działań skierowanych przeciwko
Bardziej szczegółowoMODEL WARSTWOWY PROTOKOŁY TCP/IP
MODEL WARSTWOWY PROTOKOŁY TCP/IP TCP/IP (ang. Transmission Control Protocol/Internet Protocol) protokół kontroli transmisji. Pakiet najbardziej rozpowszechnionych protokołów komunikacyjnych współczesnych
Bardziej szczegółowoSprzętowo wspomagane metody klasyfikacji danych
Sprzętowo wspomagane metody klasyfikacji danych Jakub Botwicz Politechnika Warszawska, Instytut Telekomunikacji Plan prezentacji 1. Motywacje oraz cele 2. Problemy klasyfikacji danych 3. Weryfikacja integralności
Bardziej szczegółowoWykład 6. Ethernet c.d. Interfejsy bezprzewodowe
Wykład 6 Ethernet c.d. Interfejsy bezprzewodowe Gigabit Ethernet Gigabit Ethernet należy do rodziny standardów Ethernet 802.3 Może pracować w trybie full duplex (przesył danych po 2 parach) lub tzw double-duplex
Bardziej szczegółowoPodstawy Informatyki DMA - Układ bezpośredniego dostępu do pamięci
Układ Podstawy Informatyki - Układ bezpośredniego dostępu do pamięci alina.momot@polsl.pl http://zti.polsl.pl/amomot/pi Plan wykładu Układ 1 Układ Wymiana informacji Idea Zasady pracy maszyny W Architektura
Bardziej szczegółowoPodstawy Transmisji Danych. Wykład IV. Protokół IPV4. Sieci WAN to połączenia pomiędzy sieciami LAN
Podstawy Transmisji Danych Wykład IV Protokół IPV4 Sieci WAN to połączenia pomiędzy sieciami LAN 1 IPv4/IPv6 TCP (Transmission Control Protocol) IP (Internet Protocol) ICMP (Internet Control Message Protocol)
Bardziej szczegółowoArchitektury akceleratorów kryptograficznych opartych o układy programowalne. Marcin Rogawski
Architektury akceleratorów kryptograficznych opartych o układy programowalne. Marcin Rogawski rogawskim@prokom.pl Plan referatu: Budowa akceleratora kryptograficznego; Struktura programowalna element fizyczny;
Bardziej szczegółowoOFERTA. Załącznik nr 1 do zapytania ofertowego: Wzór oferty. Dane oferenta. Pełna nazwa oferenta: Adres:. REGON:.. Tel./fax.: .
Załącznik nr 1 do zapytania ofertowego: Wzór oferty (miejscowość, data) OFERTA Dane oferenta Pełna nazwa oferenta:. Adres:. NIP: REGON:.. Tel./fax.: e-mail:. W odpowiedzi na upublicznione przez Info-Projekt
Bardziej szczegółowoProgramowanie Układów Logicznych kod kursu: ETD6203. Szczegóły realizacji projektu indywidualnego W dr inż.
Programowanie Układów Logicznych kod kursu: ETD6203 Szczegóły realizacji projektu indywidualnego W1 24.02.2016 dr inż. Daniel Kopiec Projekt indywidualny TERMIN 1: Zajęcia wstępne, wprowadzenie TERMIN
Bardziej szczegółowoSystemy wbudowane. Uproszczone metody kosyntezy. Wykład 11: Metody kosyntezy systemów wbudowanych
Systemy wbudowane Wykład 11: Metody kosyntezy systemów wbudowanych Uproszczone metody kosyntezy Założenia: Jeden procesor o znanych parametrach Znane parametry akceleratora sprzętowego Vulcan Początkowo
Bardziej szczegółowoSprzęt komputerowy 2. Autor prezentacji: 1 prof. dr hab. Maria Hilczer
Sprzęt komputerowy 2 Autor prezentacji: 1 prof. dr hab. Maria Hilczer Budowa komputera Magistrala Procesor Pamięć Układy I/O 2 Procesor to CPU (Central Processing Unit) centralny układ elektroniczny realizujący
Bardziej szczegółowoSieci komputerowe w sterowaniu informacje ogólne, model TCP/IP, protokoły warstwy internetowej i sieciowej
ieci komputerowe w sterowaniu informacje ogólne, model TCP/IP, protokoły warstwy internetowej i sieciowej 1969 ARPANET sieć eksperymentalna oparta na wymianie pakietów danych: - stabilna, - niezawodna,
Bardziej szczegółowoStruktury specjalizowane wykorzystywane w mikrokontrolerach
Struktury specjalizowane wykorzystywane w mikrokontrolerach Przetworniki analogowo-cyfrowe i cyfrowoanalogowe Interfejsy komunikacyjne Zegary czasu rzeczywistego Układy nadzorujące Układy generacji sygnałów
Bardziej szczegółowoArchitektura komputerów
Architektura komputerów Wykład 12 Jan Kazimirski 1 Magistrale systemowe 2 Magistrale Magistrala medium łączące dwa lub więcej urządzeń Sygnał przesyłany magistralą może być odbierany przez wiele urządzeń
Bardziej szczegółowoArchitektura Systemów Komputerowych. Rozwój architektury komputerów klasy PC
Architektura Systemów Komputerowych Rozwój architektury komputerów klasy PC 1 1978: Intel 8086 29tys. tranzystorów, 16-bitowy, współpracował z koprocesorem 8087, posiadał 16-bitową szynę danych (lub ośmiobitową
Bardziej szczegółowoWydajność systemów a organizacja pamięci. Krzysztof Banaś, Obliczenia wysokiej wydajności. 1
Wydajność systemów a organizacja pamięci Krzysztof Banaś, Obliczenia wysokiej wydajności. 1 Motywacja - memory wall Krzysztof Banaś, Obliczenia wysokiej wydajności. 2 Organizacja pamięci Organizacja pamięci:
Bardziej szczegółowoZASTOSOWANIA UKŁADÓW FPGA W ALGORYTMACH WYLICZENIOWYCH APPLICATIONS OF FPGAS IN ENUMERATION ALGORITHMS
inż. Michał HALEŃSKI Wojskowy Instytut Techniczny Uzbrojenia ZASTOSOWANIA UKŁADÓW FPGA W ALGORYTMACH WYLICZENIOWYCH Streszczenie: W artykule przedstawiono budowę oraz zasadę działania układów FPGA oraz
Bardziej szczegółowoSystem mikroprocesorowy i peryferia. Dariusz Chaberski
System mikroprocesorowy i peryferia Dariusz Chaberski System mikroprocesorowy mikroprocesor pamięć kontroler przerwań układy wejścia wyjścia kontroler DMA 2 Pamięć rodzaje (podział ze względu na sposób
Bardziej szczegółowoPraca dyplomowa. Program do monitorowania i diagnostyki działania sieci CAN. Temat pracy: Temat Gdańsk Autor: Łukasz Olejarz
Temat Gdańsk 30.06.2006 1 Praca dyplomowa Temat pracy: Program do monitorowania i diagnostyki działania sieci CAN. Autor: Łukasz Olejarz Opiekun: dr inż. M. Porzeziński Recenzent: dr inż. J. Zawalich Gdańsk
Bardziej szczegółowoSieci Komputerowe. Wykład 1: TCP/IP i adresowanie w sieci Internet
Sieci Komputerowe Wykład 1: TCP/IP i adresowanie w sieci Internet prof. nzw dr hab. inż. Adam Kisiel kisiel@if.pw.edu.pl Pokój 114 lub 117d 1 Kilka ważnych dat 1966: Projekt ARPANET finansowany przez DOD
Bardziej szczegółowoArchitektura komputerów
Architektura komputerów Tydzień 14 Procesory równoległe Klasyfikacja systemów wieloprocesorowych Luźno powiązane systemy wieloprocesorowe Każdy procesor ma własną pamięć główną i kanały wejścia-wyjścia.
Bardziej szczegółowoWykład 4. Interfejsy USB, FireWire
Wykład 4 Interfejsy USB, FireWire Interfejs USB Interfejs USB Interfejs USB Interfejs USB Interfejs USB Interfejs USB Interfejs USB Interfejs USB Interfejs USB Interfejs USB Interfejs USB Interfejs USB
Bardziej szczegółowoOgłoszenie o zamówieniu w trybie przetargu 1
Łódź, dnia 14 listopada 2013 roku, Ogłoszenie o zamówieniu w trybie przetargu 1 dotyczące projektu realizowanego w ramach Regionalnego Programu Operacyjnego Województwa Łódzkiego na lata 2007-2013 IV Oś
Bardziej szczegółowoArchitektura komputerów
Architektura komputerów Tydzień 11 Wejście - wyjście Urządzenia zewnętrzne Wyjściowe monitor drukarka Wejściowe klawiatura, mysz dyski, skanery Komunikacyjne karta sieciowa, modem Urządzenie zewnętrzne
Bardziej szczegółowoo Instalacja środowiska programistycznego (18) o Blink (18) o Zasilanie (21) o Złącza zasilania (22) o Wejścia analogowe (22) o Złącza cyfrowe (22)
O autorze (9) Podziękowania (10) Wstęp (11) Pobieranie przykładów (12) Czego będę potrzebował? (12) Korzystanie z tej książki (12) Rozdział 1. Programowanie Arduino (15) Czym jest Arduino (15) Instalacja
Bardziej szczegółowoProtokoły sieciowe - TCP/IP
Protokoły sieciowe Protokoły sieciowe - TCP/IP TCP/IP TCP/IP (Transmission Control Protocol / Internet Protocol) działa na sprzęcie rożnych producentów może współpracować z rożnymi protokołami warstwy
Bardziej szczegółowoOpracował: Jan Front
Opracował: Jan Front Sterownik PLC PLC (Programowalny Sterownik Logiczny) (ang. Programmable Logic Controller) mikroprocesorowe urządzenie sterujące układami automatyki. PLC wykonuje w sposób cykliczny
Bardziej szczegółowoZiMSK. VLAN, trunk, intervlan-routing 1
ZiMSK dr inż. Łukasz Sturgulewski, luk@kis.p.lodz.pl, http://luk.kis.p.lodz.pl/ dr inż. Artur Sierszeń, asiersz@kis.p.lodz.pl dr inż. Andrzej Frączyk, a.fraczyk@kis.p.lodz.pl VLAN, trunk, intervlan-routing
Bardziej szczegółowoWydajność systemów a organizacja pamięci. Krzysztof Banaś, Obliczenia wysokiej wydajności. 1
Wydajność systemów a organizacja pamięci Krzysztof Banaś, Obliczenia wysokiej wydajności. 1 Wydajność obliczeń Dla wielu programów wydajność obliczeń można traktować jako wydajność pobierania z pamięci
Bardziej szczegółowoTEST GPON/1GE. Spis treści:
TEST GPON/1GE Przetestowaliśmy EXTRALINK NEPTUN GPON/1GE pod względem wydajności, kompatybilności oraz funkcjonalności sprzętowej oraz programowej. Wszystkie wykonane testy są zgodne z normami technicznymi
Bardziej szczegółowoKierunek: technik informatyk 312[01] Semestr: II Przedmiot: Urządzenia techniki komputerowej Nauczyciel: Mirosław Ruciński
Kierunek: technik informatyk 312[01] Semestr: II Przedmiot: Urządzenia techniki komputerowej Nauczyciel: Mirosław Ruciński Temat 8.9. Wykrywanie i usuwanie awarii w sieciach komputerowych. 1. Narzędzia
Bardziej szczegółowoRozdział ten zawiera informacje na temat zarządzania Modułem Modbus TCP oraz jego konfiguracji.
1 Moduł Modbus TCP Moduł Modbus TCP daje użytkownikowi Systemu Vision możliwość zapisu oraz odczytu rejestrów urządzeń, które obsługują protokół Modbus TCP. Zapewnia on odwzorowanie rejestrów urządzeń
Bardziej szczegółowoCyfrowy rejestrator parametrów lotu dla bezzałogowych statków powietrznych. Autor: Tomasz Gluziński
Cyfrowy rejestrator parametrów lotu dla bezzałogowych statków powietrznych Autor: Tomasz Gluziński Bezzałogowe Statki Powietrzne W dzisiejszych czasach jedną z najbardziej dynamicznie rozwijających się
Bardziej szczegółowoNiniejszy załącznik zawiera opis techniczny oferowanego przedmiotu zamówienia.
Numer sprawy: DGA/08/10 Załącznik nr 2 do formularza oferty Przedmiot zamówienia: wyłonienie wykonawcy w zakresie zakupu i dostawy sprzętu sieciowego dla Instytutu Łączności Państwowego Instytutu Badawczego
Bardziej szczegółowoArduino dla początkujących. Kolejny krok Autor: Simon Monk. Spis treści
Arduino dla początkujących. Kolejny krok Autor: Simon Monk Spis treści O autorze Podziękowania Wstęp o Pobieranie przykładów o Czego będę potrzebował? o Korzystanie z tej książki Rozdział 1. Programowanie
Bardziej szczegółowoZarządzanie infrastrukturą sieciową Modele funkcjonowania sieci
W miarę rozwoju sieci komputerowych pojawiały się różne rozwiązania organizujące elementy w sieć komputerową. W celu zapewnienia kompatybilności rozwiązań różnych producentów oraz opartych na różnych platformach
Bardziej szczegółowoSieci komputerowe. Wykład 5: Warstwa transportowa: TCP i UDP. Marcin Bieńkowski. Instytut Informatyki Uniwersytet Wrocławski
Sieci komputerowe Wykład 5: Warstwa transportowa: TCP i UDP Marcin Bieńkowski Instytut Informatyki Uniwersytet Wrocławski Sieci komputerowe (II UWr) Wykład 5 1 / 22 Warstwa transportowa Cechy charakterystyczne:
Bardziej szczegółowoSystemy wbudowane. Paweł Pełczyński ppelczynski@swspiz.pl
Systemy wbudowane Paweł Pełczyński ppelczynski@swspiz.pl 1 Program przedmiotu Wprowadzenie definicja, zastosowania, projektowanie systemów wbudowanych Mikrokontrolery AVR Programowanie mikrokontrolerów
Bardziej szczegółowoRDZEŃ x86 x86 rodzina architektur (modeli programowych) procesorów firmy Intel, należących do kategorii CISC, stosowana w komputerach PC,
RDZEŃ x86 x86 rodzina architektur (modeli programowych) procesorów firmy Intel, należących do kategorii CISC, stosowana w komputerach PC, zapoczątkowana przez i wstecznie zgodna z 16-bitowym procesorem
Bardziej szczegółowoKsięgarnia PWN: Mark McGregor Akademia sieci cisco. Semestr szósty
Księgarnia PWN: Mark McGregor Akademia sieci cisco. Semestr szósty Wprowadzenie 13 Rozdział 1. Zdalny dostęp 17 Wprowadzenie 17 Typy połączeń WAN 19 Transmisja asynchroniczna kontra transmisja synchroniczna
Bardziej szczegółowoZagrożenia warstwy drugiej modelu OSI - metody zabezpieczania i przeciwdziałania Autor: Miłosz Tomaszewski Opiekun: Dr inż. Łukasz Sturgulewski
Praca magisterska Zagrożenia warstwy drugiej modelu OSI - metody zabezpieczania i przeciwdziałania Autor: Miłosz Tomaszewski Opiekun: Dr inż. Łukasz Sturgulewski Internet dziś Podstawowe narzędzie pracy
Bardziej szczegółowoUrządzenia sieciowe. Część 1: Repeater, Hub, Switch. mgr inż. Krzysztof Szałajko
Urządzenia sieciowe Część 1: Repeater, Hub, Switch mgr inż. Krzysztof Szałajko Repeater Regenerator, wzmacniak, wtórnik Definicja Repeater jest to urządzenie sieciowe regenerujące sygnał do jego pierwotnej
Bardziej szczegółowoPBS. Wykład Zabezpieczenie przełączników i dostępu do sieci LAN
PBS Wykład 7 1. Zabezpieczenie przełączników i dostępu do sieci LAN mgr inż. Roman Krzeszewski roman@kis.p.lodz.pl mgr inż. Artur Sierszeń asiersz@kis.p.lodz.pl mgr inż. Łukasz Sturgulewski luk@kis.p.lodz.pl
Bardziej szczegółowoWykład 4. Przegląd mikrokontrolerów 16-bit: - PIC24 - dspic - MSP430
Wykład 4 Przegląd mikrokontrolerów 16-bit: - PIC24 - dspic - MSP430 Mikrokontrolery PIC Mikrokontrolery PIC24 Mikrokontrolery PIC24 Rodzina 16-bitowych kontrolerów RISC Podział na dwie podrodziny: PIC24F
Bardziej szczegółowoSprzęt komputerowy 2. Autor prezentacji: 1 prof. dr hab. Maria Hilczer
Sprzęt komputerowy 2 Autor prezentacji: 1 prof. dr hab. Maria Hilczer Budowa komputera Magistrala Procesor Pamięć Układy I/O 2 Procesor to CPU (Central Processing Unit) centralny układ elektroniczny realizujący
Bardziej szczegółowoProjektowanie systemów za pomocą języków wysokiego poziomu ESL
Akademia Górniczo Hutnicza im. Stanisława Staszica w Krakowie Wydział IET Katedra Elektroniki Projektowanie systemów za pomocą języków wysokiego poziomu ESL Ćwiczenie 2 Implementacja funkcji Hash z użyciem
Bardziej szczegółowoWydajność systemów a organizacja pamięci. Krzysztof Banaś, Obliczenia wysokiej wydajności. 1
Wydajność systemów a organizacja pamięci Krzysztof Banaś, Obliczenia wysokiej wydajności. 1 Wydajność obliczeń Dla wielu programów wydajność obliczeń można traktować jako wydajność pobierania z pamięci
Bardziej szczegółowoBudowa komputera. Magistrala. Procesor Pamięć Układy I/O
Budowa komputera Magistrala Procesor Pamięć Układy I/O 1 Procesor to CPU (Central Processing Unit) centralny układ elektroniczny realizujący przetwarzanie informacji Zmiana stanu tranzystorów wewnątrz
Bardziej szczegółowoLABORATORIUM TECHNIKA CYFROWA. Pamięci. Rev.1.35
LABORATORIUM TECHNIKA CYFROWA Pamięci Rev.1.35 1. Cel ćwiczenia Praktyczna weryfikacja wiedzy teoretycznej z projektowania modułów sterowania oraz kontroli pamięci 2. Kolokwium Kolokwium wstępne sprawdzające
Bardziej szczegółowoPRZYKŁADOWE PYTANIA NA PRÓBNY EGZAMIN POTWIERDZAJĄCY KWALIFIKACJE ZAWODOWE
PRZYKŁADOWE PYTANIA NA PRÓBNY EGZAMIN POTWIERDZAJĄCY KWALIFIKACJE ZAWODOWE Zawód: technik informatyk symbol cyfrowy: 312[01] opracował: mgr inż. Paweł Lalicki 1. Jaką kartę przedstawia poniższy rysunek?
Bardziej szczegółowoSystemy macierzowe. www. qsantechnology. com
Systemy macierzowe www. qsantechnology. com Przegląd produktów Rozwiązania macierzowe QSAN Unified Storage serwer NAS i SAN w jednym Macierze dyskowe typu Unified Storage QSAN pozwalają na wykorzystanie
Bardziej szczegółowoPROJEKT I OPTYMALIZACJA STRUKTURY LOGICZNEJ DYDAKTYCZNEGO SYSTEMU MIKROPROCESOROWEGO DLA LABORATORIUM PROJEKTOWANIA ZINTEGROWANEGO
II Konferencja Naukowa KNWS'05 "Informatyka- sztuka czy rzemios o" 15-18 czerwca 2005, Z otniki Luba skie PROJEKT I OPTYMALIZACJA STRUKTURY LOGICZNEJ DYDAKTYCZNEGO SYSTEMU MIKROPROCESOROWEGO DLA LABORATORIUM
Bardziej szczegółowoURZĄD GMINY W SANTOKU. Program Testów. dot. postępowania przetargowego RRG AC
URZĄD GMINY W SANTOKU Program Testów dot. postępowania przetargowego RRG.271.11.2013.AC Budowa gminnej infrastruktury dostępu do Internetu dla osób wykluczonych SPIS TREŚCI 1 Wprowadzenie... 3 2 Zasady
Bardziej szczegółowoPlan realizacji kursu
Ramowy plan kursu Plan realizacji kursu Lp. Tematy zajęć Liczba godzin 1 Wprowadzenie do sieci komputerowych Historia sieci komputerowych Korzyści wynikające z pracy w sieci Role komputerów w sieci Typy
Bardziej szczegółowoUSB interface in 8-bit microcontrollers PIC18F family manufactured by Microchip.
1 Mateusz Klimkowski IV rok Koło Naukowe Techniki Cyfrowej dr inż. Wojciech Mysiński opiekun naukowy USB interface in 8-bit microcontrollers PIC18F family manufactured by Microchip. Interfejs USB w 8-bitowych
Bardziej szczegółowoStos protokołów TCP/IP (ang. Transmission Control Protocol/Internet Protocol)
Stos protokołów TCP/IP (ang. Transmission Control Protocol/Internet Protocol) W latach 1973-78 Agencja DARPA i Stanford University opracowały dwa wzajemnie uzupełniające się protokoły: połączeniowy TCP
Bardziej szczegółowoPROTOTYPOWANIE UKŁADÓW ELEKTRONICZNYCH Programowalne układy logiczne FPGA Maciej Rosół, Katedra Automatyki AGH, e-mail: mr@ia.agh.edu.
DATA: Ćwiczenie nr 4 PROTOTYPOWANIE UKŁADÓW ELEKTRONICZNYCH Programowalne układy logiczne FPGA Maciej Rosół, Katedra Automatyki AGH, e-mail: mr@ia.agh.edu.pl 1. Cel ćwiczenia Celem ćwiczenia jest zapoznanie
Bardziej szczegółowoSPIS TREŚCI Błąd! Nie zdefiniowano zakładki.
Program Testów SPIS TREŚCI 1 Wprowadzenie... 3 2 Zasady prowadzenia testów (Regulamin)... 3 3 Wykaz testowanych elementów... 4 4 Środowisko testowe... 4 4.1 Środowisko testowe nr 1.... Błąd! Nie zdefiniowano
Bardziej szczegółowoLaboratorium - Przechwytywanie i badanie datagramów DNS w programie Wireshark
Laboratorium - Przechwytywanie i badanie datagramów DNS w programie Wireshark Topologia Cele Część 1: Zapisanie informacji dotyczących konfiguracji IP komputerów Część 2: Użycie programu Wireshark do przechwycenia
Bardziej szczegółowoSpecyfikacja Techniczna Opis przedmiotu zamówienia
Specyfikacja Techniczna Opis przedmiotu zamówienia 1. Aparatura do komunikacji i zarządzania cyfrowymi układami interfejsowymi przetworników sygnałów nieelektrycznych (7 zestawów). Typ Nazwa komponentu
Bardziej szczegółowoProjekt i implementacja filtra dzeń Pocket PC
Projekt i implementacja filtra pakietów w dla urządze dzeń Pocket PC Jakub Grabowski opiekun pracy: prof. dr hab. Zbigniew Kotulski 2005-10-25 Zagrożenia Ataki sieciowe Problemy z bezpieczeństwem sieci
Bardziej szczegółowoOPIS PRZEDMIOTU ZAMÓWIENIA
Załącznik nr 1 do SIWZ Załącznik nr 1 do umowy OPIS PRZEDMIOTU ZAMÓWIENIA 1. Przełącznik sieciowy - typ 1. (1 sztuka) Lp. 1 2 3 Minimalne wymagane parametry techniczne Zamawiającego Przełącznik w metalowej
Bardziej szczegółowoInstalacja i konfiguracja pakietu iptables
Instalacja i konfiguracja pakietu iptables Tomasz Nowocień Zespół Bezpieczeństwa PCSS security@man.poznan.pl 1 Zawartość Czyli o czym to będzie... Podstawy wiedzy... Co to jest iptables? Skąd się bierze
Bardziej szczegółowoArchitektura komputerów. Układy wejścia-wyjścia komputera
Architektura komputerów Układy wejścia-wyjścia komputera Wspópraca komputera z urządzeniami zewnętrznymi Integracja urządzeń w systemach: sprzętowa - interfejs programowa - protokół sterujący Interfejs
Bardziej szczegółowoArchitektura komputerów
Architektura komputerów Wykład 7 Jan Kazimirski 1 Pamięć podręczna 2 Pamięć komputera - charakterystyka Położenie Procesor rejestry, pamięć podręczna Pamięć wewnętrzna pamięć podręczna, główna Pamięć zewnętrzna
Bardziej szczegółowoProjektowanie zabezpieczeń Centrów Danych oraz innych systemów informatycznych o podwyższonych wymaganiach bezpieczeństwa
Projektowanie zabezpieczeń Centrów Danych oraz innych systemów informatycznych o podwyższonych wymaganiach bezpieczeństwa dr inż. Mariusz Stawowski mariusz.stawowski@clico.pl Agenda Wprowadzenie Specyficzne
Bardziej szczegółowoOPBOX ver USB 2.0 Miniaturowy Ultradźwiękowy system akwizycji danych ze
OPBOX ver 2.0 - USB 2.0 Miniaturowy Ultradźwiękowy system akwizycji danych ze OPBOX ver 2.0 - USB 2.0 Miniaturowy Ultradźwiękowy system akwizycji danych Charakterystyka OPBOX 2.0 wraz z dostarczanym oprogramowaniem
Bardziej szczegółowoEthernet. Ethernet odnosi się nie do jednej, lecz do wielu technologii sieci lokalnych LAN, z których wyróżnić należy cztery podstawowe kategorie:
Wykład 5 Ethernet IEEE 802.3 Ethernet Ethernet Wprowadzony na rynek pod koniec lat 70-tych Dzięki swojej prostocie i wydajności dominuje obecnie w sieciach lokalnych LAN Coraz silniejszy udział w sieciach
Bardziej szczegółowoELEMENTY SYSTEMU KONTROLI DOSTĘPU
ELEMENTY SYSTEMU KONTROLI DOSTĘPU KONTROLERY KT-1-PCB Kontroler 1 drzwi 2 porty czytników Współpracuje z programami EntraPass Special, Corporate i Global (od wer. 6.02) 100 000 kart, 20 000 zdarzeń 4 wejścia
Bardziej szczegółowoZAŁĄCZNIK NR 2.14 do zapytania ofertowego SCENARIUSZE TESTOWE
ZAŁĄCZNIK NR 2.14 do zapytania ofertowego SCENARIUSZE TESTOWE W ramach usługi dostawy sprzętu, po zainstalowaniu i skonfigurowaniu wskazanych stanowisk badawczych dostarczanych według harmonogramu dostaw
Bardziej szczegółowoSystemy uruchomieniowe
Systemy uruchomieniowe Przemysław ZAKRZEWSKI Systemy uruchomieniowe (1) 1 Środki wspomagające uruchamianie systemów mikroprocesorowych Symulator mikroprocesora Analizator stanów logicznych Systemy uruchomieniowe:
Bardziej szczegółowoArchitektura Systemów Komputerowych. Bezpośredni dostęp do pamięci Realizacja zależności czasowych
Architektura Systemów Komputerowych Bezpośredni dostęp do pamięci Realizacja zależności czasowych 1 Bezpośredni dostęp do pamięci Bezpośredni dostęp do pamięci (ang: direct memory access - DMA) to transfer
Bardziej szczegółowoWydajność programów sekwencyjnych. Krzysztof Banaś Obliczenia Wysokiej Wydajności 1
Wydajność programów sekwencyjnych Krzysztof Banaś Obliczenia Wysokiej Wydajności 1 Wydajność obliczeń Dla wielu programów wydajność obliczeń można traktować jako wydajność pobierania z pamięci i przetwarzania
Bardziej szczegółowoNAT (Network Address Translation)
NAT usługa translacji adresów realizowana w celu: - umożliwienia dostępu do sieci większej ilości hostów niz ilość dostępnych adresów IP - podniesienia poziomu bezpieczeństwa sieci prywatnej - uproszczenia
Bardziej szczegółowopoziom: Core wersja: 2.6 moduł: C : Eksploatacja SYLLABUS
poziom: Core wersja: 2.6 moduł: C : Eksploatacja SYLLABUS Niniejszy dokument jest syllabusem obowiązującym dla certyfikatu EUCIP ver. 2.6. Prezentuje obszary wiedzy, których znajomość jest niezbędna do
Bardziej szczegółowoProgramowanie Układów Logicznych kod kursu: ETD6203 W dr inż. Daniel Kopiec. Pamięć w układach programowalnych
Programowanie Układów Logicznych kod kursu: ETD623 Pamięć w układach programowalnych W6 6.4.26 dr inż. Daniel Kopiec Plan wykładu Pamięć w układach programowalnych Zasada działania, podział pamięci Miara
Bardziej szczegółowoPAMIĘCI SYNCHRONICZNE
PAMIĘCI SYNCHRONICZNE SDRAM SDRAM Synchroniczna, dynamiczna pamięć RAM Pamięci SDRAM to moduły 168-pinowe z 64-bitową magistralą (lub 72-bitową z kontrolą parzystości). Jest ich kilka rodzajów, ale te
Bardziej szczegółowoStruktury Danych i Złożoność Obliczeniowa
Struktury Danych i Złożoność Obliczeniowa Zajęcia 1 Podstawowe struktury danych Tablica Najprostsza metoda przechowywania serii danych, zalety: prostota, wady: musimy wiedzieć, ile elementów chcemy przechowywać
Bardziej szczegółowoZP-92/022/D/07 załącznik nr 1. Wymagania techniczne dla routera 10-GIGABIT ETHERNET
1. Konfiguracja Wymagania techniczne dla routera 10-GIGABIT ETHERNET Lp. moduł Opis Ilość 1 moduł routingu moduł odpowiedzialny za routing; - przynajmniej 2Ghz CPU - przynajmniej 4 GB DRAM 2 2 moduł przełączania
Bardziej szczegółowoAUREA BPM Oracle. TECNA Sp. z o.o. Strona 1 z 7
AUREA BPM Oracle TECNA Sp. z o.o. Strona 1 z 7 ORACLE DATABASE System zarządzania bazą danych firmy Oracle jest jednym z najlepszych i najpopularniejszych rozwiązań tego typu na rynku. Oracle Database
Bardziej szczegółowoZarządzanie ruchem w sieci IP. Komunikat ICMP. Internet Control Message Protocol DSRG DSRG. DSRG Warstwa sieciowa DSRG. Protokół sterujący
Zarządzanie w sieci Protokół Internet Control Message Protocol Protokół sterujący informacje o błędach np. przeznaczenie nieosiągalne, informacje sterujące np. przekierunkowanie, informacje pomocnicze
Bardziej szczegółoworouter wielu sieci pakietów
Dzisiejsze sieci komputerowe wywierają ogromny wpływ na naszą codzienność, zmieniając to, jak żyjemy, pracujemy i spędzamy wolny czas. Sieci mają wiele rozmaitych zastosowań, wśród których można wymienić
Bardziej szczegółowoOpis przedmiotu zamówienia - Załącznik nr 1 do SIWZ
Opis przedmiotu zamówienia - Załącznik nr 1 do SIWZ Przedmiotem zamówienia jest: I. Rozbudowa istniejącej infrastruktury Zamawiającego o przełącznik sieciowy spełniający poniższe wymagania minimalne szt.
Bardziej szczegółowoPOLITECHNIKA WARSZAWSKA Wydział Elektroniki i Technik Informacyjnych. Instytut Telekomunikacji Zakład Podstaw Telekomunikacji
POLITECHNIKA WARSZAWSKA Wydział Elektroniki i Technik Informacyjnych Instytut Telekomunikacji Zakład Podstaw Telekomunikacji Kamil Krawczyk Metody optymalizacji soft-procesorów NIOS Opiekun naukowy: dr
Bardziej szczegółowoAkademickie Centrum Informatyki PS. Wydział Informatyki PS
Akademickie Centrum Informatyki PS Wydział Informatyki PS Akademickie Centrum Informatyki Wydział Informatyki P.S. Warstwy transmisyjne Protokoły sieciowe Krzysztof Bogusławski tel. 449 41 82 kbogu@man.szczecin.pl
Bardziej szczegółowo