Programowalne Układy Logiczne. Wykład I dr inż. Paweł Russek

Transkrypt

1 Programowalne Układy Logiczne Wykład I dr inż. Paweł Russek

2 Literatura Field Programmable Gate Arrays J.V. Oldfield, R.C. Dorf Field Programable Gate Array Technology ed. S.M. Trimberger Digital System Design And Prototyping Using Field Programmable Logic, Z. Salcic, A. Smailagic

3 Program wykładu Dlaczego PLD? Systematyka Geneza współczesnych układów PLD Trochę teorii Układy PAL/GAL, PLA Współczesne układy PLD CPLD FPGA CPLD vs FPGA

4 Systemy cyfrowe Pamięci Mikroprocesory Logika Interfejsy sprzętowe, transmisja danych, wyświetlanie, przetwarzanie sygnałów,...

5 Dwa podejścia n 1 i / 0 a i b i 1 sum=0 for i=0 to n-1do sum=sum+a(i) b(i) 2 Stos b Stos a R + R Logika kontrolna

6 Które podejście? Dane złożone Rozwiązanie sprzętowe Platforma wieloprocesorowa proste FSM Procesor proste Instrukcje złożone

7 Układy cyfrowe Układy cyfrowe Wielkie standardy ASIC Fullcustom Semicustom PLD Gate Array Standart Cell CPLD FPGA

8 PLD vs ASIC Koszt implementacji projektu Modyfikacja projektu Koszt NRE Ryzyko projektowe Weryfikacja projektu Testowanie Koszt/rozmiary chipu Szybkość Jakość projektowania

9 PLD vs ASIC Opłacalność stosowania

10 Pamięć jako kombinacyjny PLD (y 1,y 2,..., y k ) =F(x 1,x 2,..., x n ) X y 1 y 2 y k x 0 x 1 x 2 x 3 x 4... x n A0 A1 A2 A3 A4... An D0 D1 D2... Dk y 0 y 1 y 2... y k !!! Rozwiązanie bardzo rozrzutne.

11 Postać kanoniczna funkcji logicznej F(A,B,C,...) Literały: A, A, B, B, C, C,... Mintermy: A B C, A C,... Postać kanoniczna: A B+A C +A B C+...

12 Programowalna sieć AND/OR

13 Realizacja matrycy OR

14 Realizacja matrycy AND

15 Układy typu PLA Programmable Logic Array Cechy: Matryca OR i matryca AND programowalne Możliwe współdzielenie (min)termów przez funkcje wyjściowe Wejścia i wyjścia są jednokierunkowe.

16 Układy typu PAL Programmable Array Logic Cechy: Matryca AND programowalna Matryca OR stałe Nie możliwe współdzielenie (min)termów przez funkcje wyjściowe Posiada dwukierunkowe wejścia/wyjścia Możliwość zwiększania liczby dostępnych dla jednego wyjścia termów

17 Rodzina układów PAL Kombinacyjne (PAL16L8 ) Do realizacji logiki kombinacyjnej Sekwencyjne (PAL16R4 ) Do realizacji logiki sekwencyjnej (FSM) Arytmetyczne (PAL16A4 ) Sumy termalne mogą być łączone przez XOR

18 Legendarny 22V10

19 22V10 tryby pracy OLMC

20 Element programowania EPROM

21 Wspóczesne PAL PAL 16V8 16 wejść 8 wyjść Wyjścia typu uniwersalnego ang. variable 8 termów na wyjście 32 wejścia do matrycy AND Kontrolne funkcje 1 termu OLMC Output Logic Macro Cell

22 Element programowania EEPROM

23 PAL16V8/GAL16V8 GenericArray Logic PAL Programowanie oparte o technologię EPROM GAL Programowanie oparte o technologię EEPROM

24 Układy CPLD Complex PLD Układy CPLD to kombinacja kilku struktur PAL w jednym układzie. Typowo zawierają: struktury PAL (MC+AND), matrycę połączeniową (UIM/PIA) i bloki we/wy (IO).

25 CPLD. Macrocell

26 CPLD. Input Output Block

27 Układy FPGA Field Programmable Gate Arrays Gate Array FPGA Stanowią jednorodne medium realizacji układów cyfrowych Odpowiadają hierarchicznemu modelowi projektowania FPGA SRAM Xilinx, Altera Antyfuse Actel EEPROM MAX Altera??

28 Element programowania SRAM Ulotność Jakość układów Pamięć zewnętrzna Technologia Reprogramowalność Moc

29 Element programowania Antifuse Rezystancja Technologia Rozmiary Moc Czas programowania OTP Testowalność Actel antyfuse

30 Elementy składowe FPGA Bloki logiczne. Realizują cyfrowe układy kombinacyjne i sekwencyjne. Matryce komutacyjne. Do realizacji sieci połączeń Zasoby połączeniowe Bloki we/wy. Połączenie bloków logicznych z wyprowadzeniami zewnętrznymi

31 Klasyczna struktura FPGA Technologia programowania wymusza strukturę SRAM based Antifuse based

32 Bloki logiczne (CLB, LE, MC)

33 Matryca połączeń Połączenia typu: Programmable interconect C Switch matrix S

34 Sieć połączeń Zasoby połączeniowe decydują o zaletach i wadach FPGA.

35 CPLD czy FPGA? EEPROM based ALTERA MAX II structure

36 Multiplekser zamiast LUT Actel Sposób atrakcyjny przy małym rozmiarze klucza programowalnego - antifuse MUX 2:1 realizuje dowolną funkcję logiczna 2 zmiennych Realizacja technologiczne zgodna z realizacją sieci połączeń FPGA Duża funkcjonalność niewielkim kosztem

37 Przykład z MUX firmy Actel Realizuje wszystkie funkcje 3 zmiennych Realizuje wiele funkcji 4 zmiennych

38 Multipleksery w funkcji przerzutników C1=0, C2=clk: rising edge flip-flop

39 CPLD vs FPGA CPLD FPGA Struktura niejednorodna Struktura tablicowa Średnia ilość zasobów Duża ilość zasobów Narzucona struktura połączeń Duża dowolność łączenia zasobów Duża szybkość Średnia szybkość