Metody optymalizacji soft-procesorów NIOS

Transkrypt

1 POLITECHNIKA WARSZAWSKA Wydział Elektroniki i Technik Informacyjnych Instytut Telekomunikacji Zakład Podstaw Telekomunikacji Kamil Krawczyk Metody optymalizacji soft-procesorów NIOS Warszawa,

2 Cel prezentacji Akceleracja sprzętowa do wspomagania rozwiązań programowych w soft-procesorach NIOS Zawsze trzeba wiedzieć na czym nam zależy!!! Przykład realizacji

3 Sprzętowa akceleracja normalnie, procesory wykonują instrukcje sekwencyjnie ograniczona wydajność wyniesiony program do warstwy sprzętowej jest przetwarzany znacznie szybciej możliwe wykonywanie równoległych zadań zastosowanie: skomplikowane lub intensywne obliczenia/operacje

4 NIOS metody akceleracji Funkcje definiowane przez użytkownika (Custom Instructions) Peryferia definiowane przez użytkownika (Custom Peripherals) Kompilator C-to-Hardware Systemy wieloprocesorowe

5 Funkcje użytkownika realizowane w ramach logiki procesora rozszerzają zbiór funkcji procesora max 32 konfigurowalność procesora NIOS umożliwia integrację funkcji bezpośrednio z jednostką arytmetyczno-logiczną (ALU) max 32 jeden procesor NIOS do 256 definiowanych funkcji sprzętowych. max 32 max. 32-bitowa architektura Źródło: NIOS II Custom Instruction User Guide,

6 Peryferia użytkownika poza granicami procesora połączone z NIOS za pomocą szyny Avalon Nios II CPU Peryferium Użytkownika (Custom Peripheral) Arbiter Arbiter Program Memory Data Memory Data Memory Źródło: Korzyści: - równoległa praca z procesorem - brak kontroli CPU - dowolna architektura i liczba peryferiów (ograniczone wielkością układu FPGA)

7 Kompilator C-to-Hardware d_transform (int *t, int *p) { } setup code for (i = 0; i < Buf_Size; i++) { } loop overhead *t = transform (*p); t++; p++; exit code Źródło: Automating Hardware Acceleration of Embedded Systems, C2H Akcelerator sprzętowy automatyczne generowanie akceleratorów sprzętowych (definiowanych peryferiów) nie wymagana specjalistyczna wiedza z zakresu projektowania Wada - automatyka -> większe zużycie zasobów FPGA.

8 Systemy wieloprocesorowe Dziel i rządź - rozbijanie dużych projektów (aplikacji/systemów) na mniejsze zadania upraszcza pisanie, debugowanie oraz zarządzanie kodem i całym projektem. Korzyści: - mniejsze zadania - uproszczone zarządzanie projektem - równoległość procesów na poziomie procesorów oraz w obrębie każdego z osobna Wada: - metoda wymaga użycia dużych lub wielu układów FPGA Źródło: Scale System Performance,

9 Architektura Definiowanych Funkcji Wyróżniamy cztery typy funkcji definiowanych przez użytkownika Kombinacyjne Wielocyklowe Rozszerzone Wyposażone w wewnętrzny plik rejestru Źródło: NIOS II Custom Instruction User Guide, Najwyżej 32-bitowa architektura!

10 Funkcje Kombinacyjne Źródło: NIOS II Custom Instruction User Guide, najprostszy typ definiowanych funkcji sprzętowych posiada prostą logikę zdolną wykonać zadanie w jednym cyklu zegarowym (np. operacje przesuwania bitów)

11 Funkcje Wielocyklowe logika wymagająca więcej niż jeden cykl zegara wymagane sygnały sterujące logiką Źródło: NIOS II Custom Instruction User Guide,

12 Funkcje Rozszerzone funkcja wielocyklowa z dodatkowym wejściem, służącym jako selektor Źródło: NIOS II Custom Instruction User Guide, Selektor umożliwia zaimplementowanie do 256 różnych operacji wewnątrz pojedynczej logiki definiowanej funkcji rozszerzonej

13 Funkcje z wewnętrznym plikiem rejestru Źródło: NIOS II Custom Instruction User Guide, wielocyklowa funkcja wyposażona w wbudowany plik rejestru wymagany sygnał sterujący rejestrem

14 Realizacja Największy Wspólny Dzielnik (NWD) Algorytm NWD w ANSI C Konfiguracja systemu SoPC Dla 32-bitowych liczb w najgorszym przypadku pętli!

15 NWD - Funkcje użytkownika Dana A (32-bity) Dana B (32-bity) Wynik (32-bity) Sygnały dla funkcji wielocyklowej

16 NWD - Funkcje użytkownika [32 bity] Wynik = CI_NWD(danaA, danab); - automatycznie generowane makro - proste wywoływanie i synchronizacja [64 i więcej bitów] Wynik = CI_NWD(n, danaa, danab); - selektor n umożliwia stworzenie rozszerzonej funkcji Custom Instruction

17 NWD - Funkcje użytkownika Dana A (32-bity) Dana B (32-bity) Selektor n (do 8 bitów) (NWD) Wynik (32-bity) Sygnały dla funkcji wielocyklowej If n = 0: 32-bitowa wersja NWD If n = 1: 64-bitowy NWD; ładowanie danej A If n = 2: 64-bitowy NWD; ładowanie danej B; zwrot 32-bitowej części wyniku If n = 3: 64-bitowy NWD; zwrot ostatnich 32-bitów

18 NWD - Funkcje użytkownika

19 NWD - Peryferia użytkownika - akcelerator o dużym potencjale - wymaga dodatkowej logiki arbitrażowej - wymaga synchronizacji

20 Peryferia użytkownika - Altera udostępnia schematy dla logiki arbitrażowej - wymagana wiedza z zakresu systemu systemu połączeń wewnątrz systemu SoPC (szyna Avalon architektura i transakcje) - Program kontrolny i synchronizujący (sterownik) - HAL

21 NWD - Wyniki - Test każdej z realizacji był przeprowadzony na danych o łącznej wielkości 3MB - Należy pamiętać, że ze względu na charakter algorytmu NWD wyniki zależą również od obliczanych liczb Realizacja Zużyte zasoby FPGA #LC Czas obliczeń [s] NIOS Software 4408 (13%) 0.65 NIOS Custom Instructions 4909 (15%) 0.1 (6,5 x szybciej) NIOS Custom Component 5597 (17%) 0.01 (65 x szybciej)

22 Wnioski Akceleratory sprzętowe rozwiązań programowych znacznie zwiększają wydajność projektowanych systemów Wraz z implementacją kolejnych sprzętowych akceleratorów, rośnie zużycie zasobów układu Projektowanie systemów z wykorzystaniem akceleratorów wymaga przemyślenia kosztorysu czasu do ilości potrzebnych zasobów Zawsze trzeba wiedzieć na czym nam zależy!!!

23 POLITECHNIKA WARSZAWSKA Wydział Elektroniki i Technik Informacyjnych Instytut Telekomunikacji Zakład Podstaw Telekomunikacji Kamil Krawczyk Metody optymalizacji soft-procesorów NIOS Warszawa,