Wykład 10. Języki Opisu Sprzętu. Prowadzący: dr inż. Andrzej Skoczeń. 20 grudzień 2017
|
|
- Kazimiera Kaczmarek
- 6 lat temu
- Przeglądów:
Transkrypt
1 Języki Opisu Sprzętu Prowadzący: dr inż. Andrzej Skoczeń Konstrukcje syntezowalne Przegląd syntezatorów Generacja i anotacja przypisów czasowych Warstwa fizyczna projektu układu ASIC Wykład grudzień 2017 Architektura i konfiguracja układu Spartan-3AN (XC3S700AN) AGH WFiIS Informatyka Stosowana Języki Opisu Sprzętu
2 Synteza logiczna Konstrukcje Veriloga rozumiane przez narzędzia syntezy logicznej (1/4): Konstrukcja Słowo kluczowe Uwagi Porty input, inout, output dozwolone Parametry parameter dozwolone Definicje modułów Konkretyzacje Typy danych (sygnały, zmienne) Moce sterowania module endmodule Urealnienia modułów i komórek pierwotnych wire wand wor reg integer tri triand trior supply. real, time, event tri0, tri1 trireg, small, medium, large dozwolone dozwolone skalary i wektory są dozwolone niedozwolone niedozwolone Encounter RTL Compiler, Cadence
3 Synteza logiczna Konstrukcje Veriloga rozumiane przez narzędzia syntezy logicznej (2/4): Konstrukcja Słowo kluczowe Uwagi Wbudowane komórki pierwotne Definiowane komórki pierwotne Funkcje i zadania Procedury and or nand... not buf tran... tranif... pmos nmos... pullup pulldown primitive table function task always if then else case casex casez initial dozwolone niedozwolone niedozwolone konstrukcje czasowe (np. # ) są ignorowane zadania systemowe są ignorowane niektóre funkcje systemowe są dozwolone z dokładnie dozwolone niedozwolony Encounter RTL Compiler, Cadence
4 Synteza logiczna Konstrukcje Veriloga rozumiane przez narzędzia syntezy logicznej, ciąg dalszy (3/4): Konstrukcja Słowo kluczowe Uwagi Operatory i wyrażenia + - / % * ~ & ^ -^! && ==!= < > {} {N{}} dozwolone ===!== niedozwolone Bloki Przypisania ciągłe begin end blok z nazwą wraz z disable fork join assign dozwolone niedozwolony Opóźnienia czasowe (np. # ) są ignorowane Encounter RTL Compiler, Cadence
5 Synteza logiczna Konstrukcje Veriloga rozumiane przez narzędzia syntezy logicznej, ciąg dalszy (4/4): Konstrukcja Słowo kluczowe Uwagi Przypisania proceduralne = <= Dozwolone assign deassign force release Niedozwolone Pętle Sterowanie zdarzeń for while forever repeat event or wait delay Wewnątrz przypisań Wyzwalanie zdarzeń -> stałe ograniczenia, tylko operacje + i - na indeksach warunek zakończenia musi być znany podczas elaboracji stałe ograniczenia; warunek zakończenia musi być znany podczas elaboracji musi zawierać disable ze stałą liczbą powtórzeń dozwolone ignorowane niedozwolone Encounter RTL Compiler, Cadence
6 Przegląd syntezatorów Synplify Przemysłowy standard do tworzenia wysokiej wydajności, ekonomicznych projektów w układach FPGA. Unikalny algorytm o nazwie Behavior Extracting Synthesis Technology (B.E.S.T. ) wykonuje optymalizację wysokiego poziomu przed przeprowadzeniem syntezy kodu RTL do konkretnego układu FPGA. Takie podejście pozwala na szczególnie wysoką optymalizację dla układów FPGA, dużą szybkość pracy i zdolność do obsługi bardzo dużych projektów. RTL Complier Genus Szybkie i pojemne narzędzie syntezy dla wymagających projektów układów scalonych ASIC. Opatentowane jądro technologiczne znane pod nazwą global focused synthesis generuje doskonałą logikę i strukturę połączeń dla nanometrowej skali (65nm i 45nm) projektów fizycznych i routing-u. Jest elementem większego pakietu o nazwie Encounter Digital Implementation, który jest pakietem dostarczającym zintegrowanego rozwiązania dla automatycznego projektowania od RTL do GDSII. Synteza RTL następnej generacji i narzędzie syntezy fizycznej projektów układów scalonych ASIC. Zunifikowany z narzędziem Innovus Implementation System poprzez program GigaPlace służący do obliczania opóźnień, ekstrakcji pasożytniczej i globalnego routowania opartego na czasowej funkcji celu. Czas i długość połączeń między narzędziami są skorelowane z dokładnością do 5%. Połączony interfejsem także z narzędziem Tempus Timing Signoff.
7 Przegląd syntezatorów Precision Oferuje wysoką jakość wyników, unikatowe w branży EDA funkcje oraz integrację w ramach pakietu narzędzi dla układów FPGA. Pakiet ten jest obecnie największym zestawem narzędzi oferowanym przez producenta EDA niezależnego od dostawców układów FPGA.
8 Przegląd syntezatorów XST (Xilinx Synthesis Technology) aplikacja do syntezy kodu HDL RTL tworząca pliki NGC zawierające netlistę (EDIF) i ograniczenia projektu (NCF). Jest dostępna w środowisku projektowym ISE Xilinx. XST User Guide for Virtex-4, Virtex-5, Spartan-3, and Newer CPLD Devices (UG627) Syntezator XST przyjmuje ograniczenia projektowe na wiele sposobów (w kolejności priorytetu): Plik PCF ( Physical Constraints File) Plik UCF (User Constraint File) plik ASCII tworzony przez użytkownika Plik NCF ( Netlist Constraints File ) plik ASCII zwykle generowany przez syntezator Atrybuty w kodzie HDL RTL Plik XCF ( Xilinx Constraint File) Constraints Guide (UG625 v )
9 Przegląd syntezatorów Vivado synthesis Przekształca kod sporządzony w HDL RTL do netlisty bramek przyjmując za podstawowe kryterium szybkość pracy projektowanego układu (timing-driven). Optymalizowane jest zużycie pamięci i szybkość pracy syntezatora. Wspiera syntezowalny podzbiór konstrukcji języków: SystemVerilog, Verilog, VHDL, VHDL 2008 a także umożliwia łączenie tych języków (mixed language). O graniczenia projektowe za pomocą pliku XDC opartego na SDC. Vivado Design Suite User Guide ; Synthesis (UG901 v )
10 Generacja przypisów czasowych HDL RTL Biblioteka czasowa dla komórek stanadrdowych Liberty Ograniczenia czasowe projektu SDC Syntezator Kalkulator opóźnień HDL gate level SDF Biblioteka komórek stanadrdowych (Verilog z blokami specify) Legenda: Opis projketu przygotowany przez projektanta Symulator Opis projektu generowany automatycznie auto-layout Opis komórek stanadardowych dosatrczany przez technolgów
11 Format zapisu parametrów czasowych SDF Standard Delay Format IEEE-1497 opisuje informację czasową wraz z ograniczeniami projektowymi. (DELAYFILE (SDFVERSION "OVI 3.0") (DESIGN "convbcd_ex3") (DATE "Thu Jan 06 22:58:05 CET 2011") (VENDOR "Cadence, Inc.") (PROGRAM "Encounter(R) RTL Compiler") (VERSION "v07.10-s021_1") (DIVIDER.) (VOLTAGE ::3.3) (PROCESS "::1.0") (TEMPERATURE ::25.0) (TIMESCALE 1ps) (CELL (CELLTYPE "OAI222")... (CELL (CELLTYPE "IMUX21")... Służy do wymiany informacji czasowej pomiędzy narzędziami projektowymi w procesie tworzenia układu scalonego. Jest to plik tekstowy, umożliwiający jego czytanie w celach debagowania.
12 Format zapisu parametrów czasowych (CELL (CELLTYPE "NAND22") (INSTANCE g268) (DELAY (ABSOLUTE (PORT A (::0.0)) (PORT B (::0.1)) (IOPATH (posedge A) Q () (::76)) (IOPATH (negedge A) Q (::159) ()) (IOPATH (posedge B) Q () (::70)) (IOPATH (negedge B) Q (::188) ()) ) ) ) Zastąp istniejące opóźnienia tymi umieszczonymi poniżej. Opóźnienia połączeń modelowane jako opóźnienia wejściowych portów. Opóźnienia pomiędzy wejściem, a wyjściem.
13 Format zapisu parametrów czasowych (CELL (CELLTYPE "DFC3") (INSTANCE state_reg\[0\]) (DELAY (ABSOLUTE (PORT RN (::0.0)) (PORT C (::0.0)) (PORT D (::0.0)) (IOPATH (negedge RN) Q () (::297)) (IOPATH (posedge C) Q (::930) (::1067)) (IOPATH (negedge RN) QN () (::393)) (IOPATH (posedge C) QN (::1109) (::954)) ) ) (TIMINGCHECK (REMOVAL (posedge RN) (posedge C) (::1543)) (RECOVERY (posedge RN) (posedge C) (::1)) (SETUP (negedge D) (posedge C) (::1)) (SETUP (posedge D) (posedge C) (::16)) (HOLD (negedge D) (posedge C) (::179)) (HOLD (posedge D) (posedge C) (::226)) ) )
14 Przykład anotacji czasowej przerzutnika // Description : DFF with rising edge clock,low clear,q and qb outputs module DFC3 (input C, D, output Q, QN, input RN); `ifdef functional ncelab: *W,SDFNL1 (s/ams_v4.00/verilog/c35b4/c35_corelib.v,1429 6): Attempt to annotate a negative value to a 1 limit timing check in U_FD_P_RB_NO (buf_q,d,c,rn,1'b1); instance (test.x.\state_reg[1]), setting to 0 <./automat.sdf, line 87>. `else reg notifier; (CELL U_FD_P_RB_NO (buf_q,d,c,rn,notifier); (CELLTYPE "DFC3") `endif (INSTANCE state_reg\[1\]) buf (Q,buf_Q); (DELAY (ABSOLUTE not (QN,buf_Q); (PORT RN (::0.0)) `ifdef functional (PORT C (::0.0)) `else (PORT D (::0.0)) specify (IOPATH RN Q () (::214)) (C => Q) = (1,1); (IOPATH C Q (::833) (::981)) (C => QN) = (1,1); (IOPATH RN QN () (::438)) (IOPATH C QN (::1149) (::988)) (RN => Q) = (1,1); ) (RN => QN) = (1,1); ) $setup(posedge D, posedge C, 0, notifier); (TIMINGCHECK $setup(negedge D, posedge C, 0, notifier); (REMOVAL (posedge RN) (posedge C) (::1543)) $recovery(posedge RN, posedge C, 0, notifier); (RECOVERY (posedge RN) (posedge C) (::1)) $hold(posedge C, negedge D, 0, notifier); (SETUP (negedge D) (posedge C) (::1)) $hold(posedge C, posedge D, 0, notifier); (SETUP (posedge D) (posedge C) (::-39)) $hold(posedge C, posedge RN, 0, notifier); (HOLD (negedge D) (posedge C) (::179)) $width(posedge C, 1, 0, notifier); (HOLD (posedge D) (posedge C) (::226)) $width(negedge C, 1, 0, notifier); ) $width(negedge RN, 1, 0, notifier); ) endspecify `endif endmodule ncelab: *W,SDFNET: Unable to annotate to non-existent timing check (REMOVAL (posedge RN) (posedge C) (1543)) of instance test.x.\state_reg[1] of module DFC3 <./automat.sdf, line 84>.
15 Przebieg projektu ASIC RTL GDS II Biblioteka czasowa HDL RTL Constraints Syntezator HDL GL Constraint Place & Route Signoff GDS II Do fabryki Biblioteka fizyczna
16 Biblioteki fizyczne LEF Pliki Library Exchange Format (LEF) zawierają informacje dotyczące: warstw (layer), połączeń metalx-metaly (via) i metal-polikrzem lub -krzem (con), pozycjonowania (placement site), definicje komórek standardowych (macro cell definitions). Pliki LEF są plikami ASCII. Zwykle informacje te są podzielone na dwa pliki: LEF-technologiczny informacje o warstwach i reguły projektowe (design rules) układania i łączenia (routing), LEF-biblioteka komórek standardowych. Dla technologii AMS CMOS 0,35μm plik technologiczny LEF definiuje: Dwie warstwy polikrzemu POLY1, POLY2, Cztery warstwy metalu MET1, MET2, MET3, MET4, Trzy warstwy połączeń metali VIA1, VIA2, VIA3.
17 >10µm >0,8µm >0,45µm >0,66µm >0,5µm Biblioteki fizyczne LEF Opis warstwy pierwszego metalu w technologii AMS CMOS 0,35μm : LAYER MET1 TYPE ROUTING ; WIDTH 0.5 ; SPACING 0.45 ; SPACING 0.8 RANGE ; PITCH 1.3 ; OFFSET 0 ; DIRECTION HORIZONTAL ; CAPACITANCE CPERSQDIST ; RESISTANCE RPERSQ ; EDGECAPACITANCE ; THICKNESS ; ANTENNASIDEAREARATIO 400 ; END MET1
18 Biblioteki fizyczne LEF MACRO NAND20 CLASS CORE ; FOREIGN NAND ; ORIGIN ; SIZE BY ; SYMMETRY X Y ; SITE standard ; PIN A DIRECTION INPUT ; ANTENNAGATEAREA LAYER MET1 ; PORT LAYER MET1 ; RECT ; END END A PIN Q DIRECTION OUTPUT ; PORT LAYER MET1 ; RECT ; RECT ; RECT ; RECT ; RECT ; RECT ; END END Q PIN gnd! DIRECTION INOUT ; USE GROUND ; SHAPE ABUTMENT ; PORT LAYER MET1 ; RECT ; RECT ; END END gnd! Opis komórki NAND20 w technologii AMS CMOS 0,35μm: PIN B DIRECTION INPUT ; ANTENNAGATEAREA LAYER MET1 ; PORT LAYER MET1 ; RECT ; END END B PIN vdd! DIRECTION INOUT ; USE POWER ; SHAPE ABUTMENT ; PORT LAYER MET1 ; RECT ; RECT ; RECT ; END END vdd! OBS LAYER MET1 ; RECT ; RECT ; RECT ; RECT ; RECT ; RECT ; END END NAND20
19 Technologia CMOS NMOS PMOS
20 Technologia CMOS V DD V DD M2 M4 V in V out V out2 M1 M3
21 Format GDS II GDSII (Graphic Database System) binarny format (stream format) służący do wymiany danych o topografii układu scalonego. Pliki zawierają kształty płaskich figur geometrycznych, tekstowe etykiety i różne inne informacje o topografii układu scalonego w hierarchicznej formie. Pliki używane są do tworzenia masek technologicznych, przenoszenia projektu topografii układu pomiędzy narzędziami, rekonstrukcji całości lub części projektu w celu współdzielenia go z inną topografią.
22 Maski procesu CMOS n-well Maska NTUB FOX P-substrate N-well Maska TOX FOX P-substrate N-well
23 Maski procesu CMOS n-well Maska POLY1 FOX P-substrate N-well Maska NPLUS (pozytyw) FOX P-substrate N-well
24 Maski procesu CMOS n-well Maska NPLUS (negatyw) FOX P-substrate N-well P-substrate N-well Ostatnia maska definiuje przebieg połączeń metalowych. Potem całość układu jest zabezpieczana szkliwem (pasywacja) i wykonywane są otwory do bondowania padów.
25 AMS 0,35μm CMOS proces C35 P-substrate; n-well; 21 masek; 4 metale; 2 poly; 3,3V 1000nm 900nm 1000nm 1000nm 1000nm 645nm 290nm - field 7,6nm - gate
26 Spartan-3AN FPGA Family Data Sheet; DS557 June 12, 2014 (123 str.) Spartan-3 Generation FPGA User Guide; (512 str.) Extended Spartan-3A, Spartan-3E, and Spartan-3 FPGA Families; UG331 (v1.8) June 13, 2011 Spartan-3 Generation Configuration User Guide, Extended Spartan-3A; Spartan-3E, and Spartan-3 FPGA Families; UG332 (v1.7) January 27, 2015 (354 str.) Spartan-3AN FPGA In-System Flash User Guide; For Spartan -3AN FPGA applications that read or write data to or from the In-System Flash memory after configuration; (98 str.) UG333 (v2.4) June 11,
27 Extended Spartan-3A Rodzina/Platforma Grupa układów Spartan-3x Spartan-3x jest grupą układów FPGA przeznaczoną do zastosowań w szerokim zakresie elektroniki użytkowej: dostęp szerokopasmowy, sieci domowe, wyświetlacze-projektory, urządzenia telewizji cyfrowej. Obejmuje ona 25 modeli układów w pięciu rodzinach stanowiących linię rozwojową: Opis Liczba modeli w grupie Spartan-3 pierwszy przemysłowy FPGA w technologii 90nm 8 Spartan-3E z dodanymi cechami zwiększającymi wydajność i redukującymi koszt konfiguracji Spartan-3A kolejne polepszenie konfiguracji i redukcja zużycia mocy 5 Spartan-3AN Spartan-3A DSP wyposażony w nie-ulotną pamięć i dużą ilość pamięci typu flash dostępnej dla użytkownika posiada zasoby wymagane dla cyfrowego przetwarzania sygnałów (DSP48A) Najmniejszy z tych układów zawiera bramek systemowych, a największy 5 milionów. 27
28 Architektura układów Spartan-3x Architektura opiera się na pięciu podstawowych programowalnych elementach funkcjonalnych: CLBs IOBs BRAM MBs DCMBs Configurable Logic Blocks Input/Output Blocks Block RAM Multiplier Blocks Digital Clock Manager Blocks Złożony z czterech SLICE, z których każdy zawiera dwie elastyczne pamięci podręczne LUT, które implementują logikę, dwa multipleksery i dwa elementy pamięciowe używane jako przerzutnik lub zatrzask oraz logikę arytmetyczną z przeniesieniem. Sterują przepływem danych między pinami I/O i wewnętrzną logiką układu. Są dwukierunkowe i trójstanowe. Wspierają wiele standardów sygnałów, a wśród nich kilka wysokowydajnych standardów różnicowych. Dostępne są także rejestry typu DDR. Magazyn danych w postaci bloków 18-kbityowych o podwójnych portach. Akceptują 18-bitowe liczby binarne jako dwa argumenty i obliczają ich iloczyn. Układy rodziny Spartan-3A DSP posiadają także specjalne bloki mnożąco-akumulujące DSP. Całkowicie cyfrowy, samokalibrujący się układ dystrybucji, opóźniania, mnożenia, dzielenia i przesuwania fazy sygnałów zegarowych. Objaśnienia: LUT Look-Up Table DDR Double Data-Rate DSP Digital Signal Processing 28
29 Architektura układów Spartan-3x 29
30 W centrum znajduje się regularna tablica CLBs-ów. Dookoła umieszczony jest podwójny pierścień naprzemiennie ułożonych IOBs-ów. Pamięć BRAM zorganizowana jest w dwie kolumny, z których każda składa się z kilku bloków o pojemności 18-kbitów (wyjątek stanowi XC3S50AN, który ma tylko jedna kolumnę). Każdy blok BRAMu związany jest z multiplikatorem. Układy zarządzania zegarem DCM-y umieszczone są w środku, dwa u góry i dwa na dole. (w układzie XC3S50AN tylko u góry, a w XC3S700AN i XC3S1400AN dodano jeszcze po dwa w środku obu kolumn RAM-multiplikatory). Bogata sieć ścieżek łączy pięć podstawowych bloków funkcjonalnych przesyłając między nimi sygnały. Każdy element funkcjonalny związany jest z matrycą przełączników zabezpieczających przed wielokrotnymi połączeniami. 30
31 Architektura CLB układów Spartan-3x SLICEM umożliwiają tworzenie: funkcji logicznych (LUT) rejestrów przesuwnych (SR) pamięci rozporoszonych (DRAM) SLICEL umożliwiają tworzenie: funkcji logicznych (LUT) 31
32 SLICE Składa się z dwóch komórek logicznych LC (logic cell). W szczególności SLICE składa się z: Dwóch przerzutników D (konfigurowalne także jako zatrzaski) kolor niebieski, Dwóch 4-o wejściowych pamięci podręcznych LUT (funkcje F i G) kolor zielony, Logika arytmetyczna i przeniesienia kolor brązowy, Dwa szerokie multipleksery F5MUX i FiMUX (i=6, 7, 8) kolor czerwony. 32
33 Architektura SLICE ów Spartan a-3x Look-Up Table (LUT) jest generatorem funkcji logicznych zbudownym w oparciu o pamięć RAM. Ponieważ ma cztery wejścia to nadaje się do funkcji 4-ech zmiennych. Dalszą rozbudowę umożliwiają multipleksery Fi(5)MUX. W przypadku SLICE ów M, LUT-y można skonfigurować jako 16-bitowe bloki rozproszonej pamięci (Distributed RAM) lub rejestrów przesuwnych (SRL). 33
34 LUT może być połączony do: Multipleksera F5MUX, Logiki arytmetyki i przeniesienia, Bezpośrednio do wyjścia CLB, Do elementu sekwencyjnego FFX(Y). i adres 6 X0Y0, X1Y0 7 X0Y1 8 X1Y1 Każdy SLICE ma 2 multipleksery: F5MUX w dolnej części, FiMUX w górnej części. F5MUX multipleksuje wyjścia dwóch LUT-ów. FiMUX multipleksuje bezpośrednio wejścia CLB. Wejścia te mogą być połączone z wyjściami Fi(5)MUX tego samego lub innego SLICE. 34
35 Sekwencyjny element pamięciowy, programowalny do pracy jako przerzutnik typu D lub wrażliwy na poziom przeźroczysty zatrzask, dostarcza sposobu synchronizacji danych do zegara. Element ten dodatkowo zaopatrzony jest w multiplekser na wejściu D, który umożliwia ominięcie elementu sekwencyjnego i wykorzystanie wyjścia kombinacyjnego. Synchroniczne kasowanie i ustawianie 35
36 Rodzina układów Spartan-3AN System Gates Equivalent Logic Cells CLBs Slices Distributed RAM Bits Block RAM Bits XC3S50AN 50k k 54k XC3S200AN 200k k 288k XC3S400AN 400k k 360k XC3S700AN 700k k 360k XC3S1400AN 1400k k 576k Multiplkatory DCM Maksymalna liczba linii I/O Maksymalna liczba par I/O Rozmiar strumienia bitów In-System Flash Bits XC3S50AN k 1M XC3S200AN k 4M XC3S400AN k 4M XC3S700AN k 8M XC3S1400AN k 16M DCM Digital Clock Manager układ zarządzania sygnałem zegara 36
37 BRAM Multiplikator BRAM Multiplikator IO Bank 3 IO Bank 1 BRAM Multiplikator BRAM Multiplikator IO Bank 0 DCM DCM DCM DCM Matryca CLB DCM DCM DCM DCM IO Bank 2 Ogólna jednorodna architektura FPGA Architektura Spartan-3AN model XC3S700AN 37
38 Liczba CLB: n CLB = szt. Jeden CLB składa się z czterech SLICE-ów: Liczba SLICE: n SLICE = n CLB 4 = szt. XC3S700AN Jeden SLICE składa się z dwóch komórek logicznych LC: Liczba LC: n LC = n SLICE 2 = szt. Równoważna komórka logiczna ELC jest obliczana ze współczynnikiem 1,125: Liczba ELC: n ELC = 1,125 n LC = szt. Liczba bramek systemowych wynika ze skomplikowanych przeliczeń poszczególnych elementów układu na dwuwejściowe bramki NAND i ma charakter raczej marketingowy. Maksymalny rozmiar pamięci rozproszonej DRAM konfigurowalny na LUT-ch SLICE-ów M: s DRAM = 2 2 n CLB 16 bitów = bitów = 92 kbity gdyż cztery LUT-y na CLB mają własność konfigurowalności do DRAM. Liczba bloków BRAM: n BRAM = 20 szt. czyli rozmiar pamięci blokowej: s BRAM = n BRAM 18kbitów = 360 kbitów gdyż jeden blok ma rozmiar 18kbitów. 38
39 Konfiguracja układów Spartan-3AN Programowanie odbywa się przez załadowanie danych konfiguracyjnych do reprogramowalnych zatrzasków CCL (CMOS Configuration Latches), które zbiorowo sterują wszystkimi funkcjami elementów i zasobów je łączących. Komórki CCL są reprogramowalne jak pamięć SRAM ale zaprojektowane są dla zachowania integralności danych a nie wydajności. Dane w CCL-sach są zapisywane tylko w czasie konfiguracji i pozostają niezmienione aż do kolejnej rekonfiguracji. Dane konfiguracyjne przechowywane są w: układzie (on-chip) w pamięci nieulotnej Flash lub zewnętrznie w układzie PROM lub w jakimś innym rodzaju nieulotnego (NVM) nośnika danych (na płycie lub poza nią). W wewnętrznej pamięci Flash możliwe jest przechowywanie wielu plików konfiguracyjnych. Jest to własność MultiBoot. 39
40 Konfiguracja układów Spartan-3AN Po włączeniu zasilania dane konfiguracyjne są przepisywane do CCL-i wewnątrz FPGA używając jednego z siedmiu trybów: z wewnętrznej pamięci SPI Flash (M2M1M0 = 011), łącze szeregowe do Xilinx Platform Flash PROM (M2M1M0 = 000), Serial Peripheral Interface (SPI) z zewnętrznej pamięci SPI Flash (M2M1M0 = 001), Byte Peripheral Interface (BPI) z zewnętrznej pamięci równoległej NOR Flash (M2M1M0 = 010), Slave Serial, ładowane z procesora (M2M1M0 = 111), Slave Parallel, ładowane z procesora (M2M1M0 = 110), Boundary-Scan (JTAG), ładowane z procesora lub testera systemowego (M2M1M0 = 101). 3,3V Wskazują chwilę zakończenia konfiguracji 40
41 Strumień bitowy konfiguracji Plik strumienia bitowego jest binarnym plikiem zawierającym dane konfiguracyjne do przepisania do konfiguracyjnej pamięci SRAM. Konfiguracja może być: Statyczna (static reconfiguration) załadowanie konfiguracji gdy aplikacja nie działa i rebootowanie urządzenia, Dynamiczna (dynamic reconfiguration) konfiguracja jest częścią aplikacji tzn. sprzęt może być adaptowany do potrzeb w czasie wykonania. Chwila przeprowadzenia częściowej rekonfiguracji jest ukryta, gdyż pozostała część układu pracuje. Strumień bitowy może być pełny lub częściowy: Pełny (full) pełna konfiguracja układu w projekcie statycznym lub początkowa konfiguracja w projekcie typu dynamicznego. Częściowy (partial) - konfiguracja części układu lub jedna z rekonfiguracji w podejściu dynamicznym. 41
Synteza logiczna APSC
Jest to proces tłumaczenia opisu projektu przygotowanego na wysokim poziomie abstrakcji na zoptymalizowaną reprezentację na poziomie bramek logicznych w oparciu o zadaną technologiczną bibliotekę komórek
Bardziej szczegółowoProjektowanie scalonych systemów wbudowanych VERILOG. VERLIOG - historia
Projektowanie scalonych systemów wbudowanych VERILOG VERLIOG - historia Początki lat 80 XX w. Phil Moorby Gateway Design Automation symulator Verilog XL 1987 Synopsys Verilog jako język specyfikacji projektu
Bardziej szczegółowoProjektowanie Scalonych Systemów Wbudowanych VERILOG
Projektowanie Scalonych Systemów Wbudowanych VERILOG OPIS BEHAWIORALNY proces Proces wątek sterowania lub przetwarzania danych, niezależny w sensie czasu wykonania, ale komunikujący się z innymi procesami.
Bardziej szczegółowoProgramowanie Układów Logicznych kod kursu: ETD6203 W dr inż. Daniel Kopiec. Pamięć w układach programowalnych
Programowanie Układów Logicznych kod kursu: ETD623 Pamięć w układach programowalnych W6 6.4.26 dr inż. Daniel Kopiec Plan wykładu Pamięć w układach programowalnych Zasada działania, podział pamięci Miara
Bardziej szczegółowoUkłady reprogramowalne i SoC Implementacja w układach FPGA
Układy reprogramowalne i SoC Implementacja w układach FPGA Prezentacja jest współfinansowana przez Unię Europejską w ramach Europejskiego Funduszu Społecznego w projekcie pt. Innowacyjna dydaktyka bez
Bardziej szczegółowoProjektowanie Scalonych Systemów Wbudowanych VERILOG
Projektowanie Scalonych Systemów Wbudowanych VERILOG VERLIOG - historia Początki lat 80 XX w. Phil Moorby Gateway Design Automation symulator Verilog XL 1987 Synopsys Verilog jako język specyfikacji projektu
Bardziej szczegółowoProjektowanie Scalonych Systemów Wbudowanych VERILOG
Projektowanie Scalonych Systemów Wbudowanych VERILOG VERLIOG - historia Początki lat 80 XX w. Phil Moorby Gateway Design Automation symulator Verilog XL 1987 Synopsys Verilog jako język specyfikacji projektu
Bardziej szczegółowoKierunek Inżynieria Akustyczna, V rok Programowalne Układy Cyfrowe. Platforma sprzętowa. Rajda & Kasperek 2014 Katedra Elektroniki AGH 1
Kierunek Inżynieria Akustyczna, V rok Programowalne Układy Cyfrowe Platforma sprzętowa Rajda & Kasperek 2014 Katedra Elektroniki AGH 1 Program wykładu Architektura układów FPGA Rodzina Xilinx Spartan-6
Bardziej szczegółowonapięcie-częstotliwość
Przetwornik napięcie-częstotliwość Czytnik TLD Fizyka Medyczna, studia II stopnia, Dozymetria i elektronika w medycynie 1 Czytnik TLD RA 94 2 Czytnik TLD RA 94 FOT PIF ZWN PLT PTW Fotopowielacz Przetwornik
Bardziej szczegółowoJęzyk HDL - VERILOG. (Syntetyzowalna warstwa języka) Hardware Description Language Krzysztof Jasiński PRUS PRUS
Język HDL - VERLOG Hardware Description Language (Syntetyzowalna warstwa języka) RUS RUS Język VERLOG w praktyce RUS RUS VERLOG Specyfikacja układów kombinacyjnych RUS RUS Operator warunkowy Conditional_expression?
Bardziej szczegółowoCyfrowe układy scalone
Cyfrowe układy scalone Ryszard J. Barczyński, 2010 2015 Politechnika Gdańska, Wydział FTiMS, Katedra Fizyki Ciała Stałego Materiały dydaktyczne do użytku wewnętrznego Cyfrowe układy scalone Układy cyfrowe
Bardziej szczegółowoLiczniki z zastosowaniem
Liczniki z zastosowaniem FPGA i µc Fizyka Medyczna, studia II stopnia, Dozymetria i elektronika w medycynie 1 Liczniki Rodzaje implementacji: Układy średniej skali integracji MSI Mikrokontroler Układ FPGA
Bardziej szczegółowoCyfrowe układy scalone
Cyfrowe układy scalone Ryszard J. Barczyński, 2012 Politechnika Gdańska, Wydział FTiMS, Katedra Fizyki Ciała Stałego Materiały dydaktyczne do użytku wewnętrznego Publikacja współfinansowana ze środków
Bardziej szczegółowoOchrona własności intelektualnej projektów w układach FPGA poprzez szyfrowanie danych konfiguracyjnych
Ochrona własności intelektualnej projektów w układach FPGA poprzez szyfrowanie danych konfiguracyjnych (Na przykładzie projektowania układów sterujacych) Grzegorz Łabiak i Marek Węgrzyn Instytut Informatyki
Bardziej szczegółowoUkłady FPGA. Programowalne Układy Cyfrowe dr inż. Paweł Russek
Układy FPGA Programowalne Układy Cyfrowe dr inż. Paweł Russek Program wykładu Geneza Technologia Struktura Funktory logiczne, sieć połączeń, bloki we/wy Współczesne układy FPGA Porównanie z ASIC Literatura
Bardziej szczegółowoSystemy na Chipie. Robert Czerwiński
Systemy na Chipie Robert Czerwiński Cel kursu Celem kursu jest zapoznanie słuchaczy ze współczesnymi metodami projektowania cyfrowych układów specjalizowanych, ze szczególnym uwzględnieniem układów logiki
Bardziej szczegółowoProgramowalne Układy Logiczne. Wykład I dr inż. Paweł Russek
Programowalne Układy Logiczne Wykład I dr inż. Paweł Russek Literatura www.actel.com www.altera.com www.xilinx.com www.latticesemi.com Field Programmable Gate Arrays J.V. Oldfield, R.C. Dorf Field Programable
Bardziej szczegółowoPolitechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki. ĆWICZENIE Nr 4 (3h) Przerzutniki, zatrzaski i rejestry w VHDL
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 4 (3h) Przerzutniki, zatrzaski i rejestry w VHDL Instrukcja pomocnicza do laboratorium z przedmiotu Synteza układów
Bardziej szczegółowoUkłady FPGA w przykładach, część 2
Układy FPGA w przykładach, część 2 W drugiej części artykułu zajmiemy się omówieniem wyposażenia (po mikrokontrolerowemu : peryferiów) układów FPGA z rodziny Spartan 3, co ułatwi ich wykorzystywanie w
Bardziej szczegółowoElementy cyfrowe i układy logiczne
Elementy cyfrowe i układy logiczne Wykład 5 Legenda Procedura projektowania Podział układów VLSI 2 1 Procedura projektowania Specyfikacja Napisz, jeśli jeszcze nie istnieje, specyfikację układu. Opracowanie
Bardziej szczegółowoFPGA, CPLD, SPLD. Synteza systemów reprogramowalnych 1/27. dr inż. Mariusz Kapruziak mkapruziak@wi.ps.pl pok. 107, tel. 449 55 44
Synteza systemów reprogramowalnych /27 dr inż. Mariusz Kapruziak mkapruziak@wi.ps.pl pok. 07, tel. 449 55 44 FPGA, CPLD, SPLD 945 950 955 960 965 970 975 980 985 990 995 2000 0 D CLK update v cur Q Q 0
Bardziej szczegółowoJęzyk HDL - VERILOG. (Syntetyzowalna warstwa języka) Hardware Description Language Krzysztof Jasiński PRUS PRUS
Język HDL - VERLOG Hardware Description Language (Syntetyzowalna warstwa języka) RUS RUS VERLOG rzegląd zagadnień RUS RUS prowadzenie do języka Reprezentacja układu cyfrowego w Verilogu opis strukturalny
Bardziej szczegółowoProjektowanie układów FPGA. Żródło*6+.
Projektowanie układów FPGA Żródło*6+. Programowalne układy logiczne W elektronice cyfrowej funkcjonują dwa trendy rozwoju: Specjalizowane układy scalone ASIC (ang. Application Specific Integrated Circuits)
Bardziej szczegółowoZASTOSOWANIA UKŁADÓW FPGA W ALGORYTMACH WYLICZENIOWYCH APPLICATIONS OF FPGAS IN ENUMERATION ALGORITHMS
inż. Michał HALEŃSKI Wojskowy Instytut Techniczny Uzbrojenia ZASTOSOWANIA UKŁADÓW FPGA W ALGORYTMACH WYLICZENIOWYCH Streszczenie: W artykule przedstawiono budowę oraz zasadę działania układów FPGA oraz
Bardziej szczegółowoLiczniki z zastosowaniem
Liczniki z zastosowaniem FPGA i µc Fizyka Medyczna, studia II stopnia, Dozymetria i elektronika w medycynie 1 Zliczanie impulsów Źródło impulsów Kondycjonowanie Licznik Wyświetlacz Układ czasowy 2 Liczniki
Bardziej szczegółowoLaboratorium Podstaw Techniki Cyfrowej
Laboratorium Podstaw Techniki Cyfrowej Ćwiczenie 5: Wprowadzenie do języków opisu sprzętu 1. Języki opisu sprzętu Języki opisu sprzętu(hdl Hardware Description Language) to języki słuŝące do opisu układów
Bardziej szczegółowoKierunek Elektronika, III rok Języki Opisu Sprzętu. Platforma sprzętowa. Rajda & Kasperek 2016 Katedra Elektroniki AGH 1
Kierunek Elektronika, III rok Języki Opisu Sprzętu Platforma sprzętowa Rajda & Kasperek 2016 Katedra Elektroniki AGH 1 Program wykładu Architektura układów FPGA Rodzina Xilinx Spartan-6 Platforma Digilent
Bardziej szczegółowoLABORATORIUM UKŁADÓW PROGRAMOWALNYCH Wydziałowy Zakład Metrologii Mikro- i Nanostruktur SEMESTR LETNI 2016
LABORATORIUM UKŁADÓW PROGRAMOWALNYCH Wydziałowy Zakład Metrologii Mikro- i Nanostruktur SEMESTR LETNI 2016 Prowadzący: dr inż. Daniel Kopiec email: daniel.kopiec@pwr.edu.pl Pierwszy projekt w środowisku
Bardziej szczegółowoProgramowalne układy logiczne Wydziałowy Zakład Nanometrologii SEMESTR LETNI
Programowalne układy logiczne Wydziałowy Zakład Nanometrologii SEMESTR LETNI Pierwszy projekt w środowisku ISE Design Suite Xilinx 1. Zapoznanie ze środowiskiem Xilinx ISE Design oraz językiem opisu sprzętu
Bardziej szczegółowomgr inż. Maciej Rudek opracował: dr inż. Daniel Kopiec
Programowanie Układów Logicznych kod kursu: ETD6203 Analiza czasowa W8 17.04.2019 mgr inż. Maciej Rudek opracował: dr inż. Daniel Kopiec Plan wykładu Zależności czasowe w układach programowalnych Pojęcia
Bardziej szczegółowoProjektowanie Systemów Cyfrowych. Październik 2017 Symulacja na różnych poziomach Biblioteki komórek standardowych i modele symulacyjne
Projektowanie Systemów Cyfrowych Prowadzący: dr inż. Andrzej Skoczeń, System ISE Xilinx: Dodatek 1 2017 Październik 2017 Symulacja na różnych poziomach Biblioteki komórek standardowych i modele symulacyjne
Bardziej szczegółowoProgramowalne Układy Logiczne. Wykład III FPGA dr inż. Paweł Russek
Programowalne Układy Logiczne Wykład III FPGA dr inż. Paweł Russek Układy FPGA Cechy architektury Virtex II Fast look-ahead carry Wide functions Block Select RAM Distributed RAM 18 bitowe układy mnożące
Bardziej szczegółowoMetody optymalizacji soft-procesorów NIOS
POLITECHNIKA WARSZAWSKA Wydział Elektroniki i Technik Informacyjnych Instytut Telekomunikacji Zakład Podstaw Telekomunikacji Kamil Krawczyk Metody optymalizacji soft-procesorów NIOS Warszawa, 27.01.2011
Bardziej szczegółowoProjektowanie Systemów Cyfrowych. Październik 2014 Symulacja na różnych poziomach Biblioteki komórek standardowych i modele symulacyjne
Projektowanie Systemów Cyfrowych Prowadzący: dr inż. Andrzej Skoczeń, System ISE Xilinx: Dodatek 1 2014 Październik 2014 Symulacja na różnych poziomach Biblioteki komórek standardowych i modele symulacyjne
Bardziej szczegółowoWykład 4. Języki Opisu Sprzętu. Prowadzący: dr inż. Andrzej Skoczeń Współrzędne: D , tel. w ,
Języki Opisu Sprzętu Prowadzący: dr inż. Andrzej Skoczeń Współrzędne: D-10 222, tel. w. 28-72, e-mail: skoczen@fis.agh.edu.pl Przypisania nieblokujące Stosowanie opóźnień w przypisaniach Wykład 4 2018
Bardziej szczegółowoLABORATORIUM TECHNIKA CYFROWA. Pamięci. Rev.1.35
LABORATORIUM TECHNIKA CYFROWA Pamięci Rev.1.35 1. Cel ćwiczenia Praktyczna weryfikacja wiedzy teoretycznej z projektowania modułów sterowania oraz kontroli pamięci 2. Kolokwium Kolokwium wstępne sprawdzające
Bardziej szczegółowoUkłady reprogramowalne i SoC Język VHDL (część 4)
Język VHDL (część 4) Prezentacja jest współfinansowana przez Unię Europejską w ramach Europejskiego Funduszu Społecznego w projekcie pt. Innowacyjna dydaktyka bez ograniczeń - zintegrowany rozwój Politechniki
Bardziej szczegółowoCyfrowe układy scalone
Ryszard J. Barczyński, 2 25 Politechnika Gdańska, Wydział FTiMS, Katedra Fizyki Ciała Stałego Materiały dydaktyczne do użytku wewnętrznego Układy cyfrowe stosowane są do przetwarzania informacji zakodowanej
Bardziej szczegółowoSposoby projektowania systemów w cyfrowych
Sposoby projektowania systemów w cyfrowych Top-down Idea całości projektu Dekompozycja na mniejsze bloki Projekt i rafinacja podbloków Łączenie bloków w całość PRZYKŁAD (sumator kaskadowy) zdefiniowanie
Bardziej szczegółowoModelowanie złożonych układów cyfrowych (1)
Modelowanie złożonych układów cyfrowych () funkcje i procedury przykłady (przerzutniki, rejestry) style programowania kombinacyjne bloki funkcjonalne bufory trójstanowe multipleksery kodery priorytetowe
Bardziej szczegółowoUkłady sekwencyjne. Podstawowe informacje o układach cyfrowych i przerzutnikach (rodzaje, sposoby wyzwalania).
Ćw. 10 Układy sekwencyjne 1. Cel ćwiczenia Celem ćwiczenia jest zapoznanie się z sekwencyjnymi, cyfrowymi blokami funkcjonalnymi. W ćwiczeniu w oparciu o poznane przerzutniki zbudowane zostaną układy rejestrów
Bardziej szczegółowoJęzyk opisu sprzętu VHDL
Język opisu sprzętu VHDL dr inż. Adam Klimowicz Seminarium dydaktyczne Katedra Mediów Cyfrowych i Grafiki Komputerowej Informacje ogólne Język opisu sprzętu VHDL Przedmiot obieralny dla studentów studiów
Bardziej szczegółowomgr inż. Maciej Rudek opracował: dr inż. Daniel Kopiec
Programowanie Układów Logicznych kod kursu: ETD623 Pamięć w układach programowalnych W6 4.4.28 mgr inż. Maciej Rudek opracował: dr inż. Daniel Kopiec Plan wykładu Powtórka wiadomości Pamięć w układach
Bardziej szczegółowoLiteratura. adów w cyfrowych. Projektowanie układ. Technika cyfrowa. Technika cyfrowa. Bramki logiczne i przerzutniki.
Literatura 1. D. Gajski, Principles of Digital Design, Prentice- Hall, 1997 2. C. Zieliński, Podstawy projektowania układów cyfrowych, PWN, Warszawa 2003 3. G. de Micheli, Synteza i optymalizacja układów
Bardziej szczegółowoPrzykładowe pytania z części PSPICE. 1. Podaj zasady tworzenia pliku symulacyjnego. 2. Czy składnia PSPICE jest czuła na wielkość liter? 3.
Przykładowe pytania z części PSPICE. 1. Podaj zasady tworzenia pliku symulacyjnego. 2. Czy składnia PSPICE jest czuła na wielkość liter? 3. Jak umieszcza się komentarze w pliku symulacyjnym PSPICE? 4.
Bardziej szczegółowo1. ISE WebPack i VHDL Xilinx ISE Design Suite 10.1 VHDL Tworzenie projektu Project Navigator Xilinx ISE Design Suite 10.1 File
1. ISE WebPack i VHDL Celem ćwiczenia jest szybkie zaznajomienie się ze środowiskiem projektowym Xilinx ISE Design Suite 10.1 oraz językiem opisu sprzętu VHDL. Tworzenie projektu Uruchom program Project
Bardziej szczegółowoUkłady cyfrowe w Verilog HDL. Elementy języka z przykładami. wersja: cz.3
Układy cyfrowe w Verilog Elementy języka z przykładami wersja: 10.2009 cz.3 1 Układy sekwencyjne Układy sekwencyjne mają pamięć Układy synchroniczne najczęściej spotykane wszystkie elementy są kontrolowane
Bardziej szczegółowoOgólny schemat inwertera MOS
Ogólny schemat inwertera MOS Obciążenie V i V o Sterowanie Rodzaje cyfrowych układów scalonych MOS Układy cyfrowe MOS PMOS NMOS MOS BiMOS z obciążeniem zubożanym z obciążeniem wzbogacanym statyczne dynamiczne
Bardziej szczegółowoWygląd okna aplikacji Project Navigator.
Laboratorium przedmiotu Podstawy Techniki Cyfrowej ćw.1: Układy kombinacyjne Wprowadzenie: Wszelkie realizacje układowe projektów w ramach laboratorium z przedmiotu Podstawy Techniki Cyfrowej będą tworzone
Bardziej szczegółowoKatedra Mikroelektroniki i Technik Informatycznych
Katedra Mikroelektroniki i Technik Informatycznych Bloki obieralne na kierunku Mechatronika rok akademicki 2013/2014 ul. Wólczańska 221/223, budynek B18 www.dmcs.p.lodz.pl Nowa siedziba Katedry 2005 2006
Bardziej szczegółowomgr inż. Maciej Rudek opracował: dr inż. Daniel Kopiec
Programowanie Układów Logicznych kod kursu: ETD6203 Analiza układów sekwencyjnych W3 7.03.2018 mgr inż. Maciej Rudek opracował: dr inż. Daniel Kopiec Zmiany w terminach Plan wykładu 1 2 3 4 5 6 Ciekawostki
Bardziej szczegółowoPolitechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki. ĆWICZENIE Nr 8 (3h) Implementacja pamięci RAM w FPGA.
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 8 (3h) Implementacja pamięci RAM w FPGA. Instrukcja pomocnicza do laboratorium z przedmiotu Synteza układów cyfrowych
Bardziej szczegółowoLaboratorium przedmiotu Technika Cyfrowa
Laboratorium przedmiotu Technika Cyfrowa ćw.3 i 4: Asynchroniczne i synchroniczne automaty sekwencyjne 1. Implementacja asynchronicznych i synchronicznych maszyn stanu w języku VERILOG: Maszyny stanu w
Bardziej szczegółowoOpis przedmiotu zamówienia CZĘŚĆ 1
Opis przedmiotu zamówienia CZĘŚĆ 1 Stanowiska do badań algorytmów sterowania interfejsów energoelektronicznych zasobników energii bazujących na układach programowalnych FPGA. Stanowiska laboratoryjne mają
Bardziej szczegółowoLista zadań nr 1. Zagadnienia stosowanie sieci Petriego (ang. Petri net) jako narzędzia do modelowania algorytmów sterowania procesami
Warsztaty Koła Naukowego SMART dr inż. Grzegorz Bazydło G.Bazydlo@iee.uz.zgora.pl, staff.uz.zgora.pl/gbazydlo Lista zadań nr 1 Zagadnienia stosowanie sieci Petriego (ang. Petri net) jako narzędzia do modelowania
Bardziej szczegółowoPolitechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki. ĆWICZENIE Nr 8 (3h) Implementacja pamięci ROM w FPGA
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 8 (3h) Implementacja pamięci ROM w FPGA Instrukcja pomocnicza do laboratorium z przedmiotu Programowalne Struktury
Bardziej szczegółowoProgramowalne układy logiczne kod kursu: ETD Podstawy języka Verilog W
Programowalne układy logiczne kod kursu: ETD008270 Podstawy języka Verilog W2 2.03.2018 mgr inż. Maciej Rudek 2 Tematyka kursu wykład Poziom abstrakcji systemów opisu sprzętu Historia Verilog został stworzony
Bardziej szczegółowoLaboratorium Projektowania Systemów VLSI-ASIC Katedra Elektroniki Akademia Górniczo-Hutnicza
Laboratorium Projektowania Systemów VLSI-ASIC Katedra Elektroniki Akademia Górniczo-Hutnicza Projektowanie układów VLSI-ASIC za pomocą techniki komórek standardowych przy użyciu pakietu Cadence Programowanie,
Bardziej szczegółowoSystemy Czasu Rzeczywistego FPGA
01. Systemy Czasu Rzeczywistego FPGA 1 Systemy Czasu Rzeczywistego FPGA laboratorium: 03 autor: mgr inż. Mateusz Baran 01. Systemy Czasu Rzeczywistego FPGA 2 1 Spis treści FPGA... 1 1 Spis treści... 2
Bardziej szczegółowoRok akademicki: 2013/2014 Kod: JIS s Punkty ECTS: 5. Poziom studiów: Studia I stopnia Forma i tryb studiów: -
Nazwa modułu: Języki opisu sprzętu Rok akademicki: 2013/2014 Kod: JIS-1-015-s Punkty ECTS: 5 Wydział: Fizyki i Informatyki Stosowanej Kierunek: Informatyka Stosowana Specjalność: - Poziom studiów: Studia
Bardziej szczegółowoOPTYMALIZACJA MODELI SYMULACYJNYCH ZAMODELOWANYCH W JĘZYKU VERILOG HDL Z WYKORZYSTANIEM INTERFEJSU PLI
OPTYMALIZACJA MODELI SYMULACYJNYCH ZAMODELOWANYCH W JĘZYKU VERILOG HDL Z WYKORZYSTANIEM INTERFEJSU PLI Arkadiusz Bukowiec Roman Drożdżyński mgr inż. Agnieszka Węgrzyn Instytut Informatyki i Elektroniki,
Bardziej szczegółowoSpis treści 1. Wstęp 2. Ćwiczenia laboratoryjne LPM
Spis treści 1. Wstęp... 9 2. Ćwiczenia laboratoryjne... 12 2.1. Środowisko projektowania Quartus II dla układów FPGA Altera... 12 2.1.1. Cel ćwiczenia... 12 2.1.2. Wprowadzenie... 12 2.1.3. Przebieg ćwiczenia...
Bardziej szczegółowoOpisy efektów kształcenia dla modułu
Karta modułu - Języki opisu sprzętu 1 / 8 Nazwa modułu: Języki opisu sprzętu Rocznik: 2012/2013 Kod: JIS-1-013-s Punkty ECTS: 5 Wydział: Fizyki i Informatyki Stosowanej Poziom studiów: Studia I stopnia
Bardziej szczegółowoAltera Quartus II. Opis niektórych komponentów dostarczanych razem ze środowiskiem. Opracował: mgr inż. Leszek Ciopiński
Altera Quartus II Opis niektórych komponentów dostarczanych razem ze środowiskiem Opracował: mgr inż. Leszek Ciopiński Spis treści Opis wybranych zagadnień obsługi środowiska Altera Quartus II:...1 Magistrale:...
Bardziej szczegółowoSzkolenia specjalistyczne
Szkolenia specjalistyczne AGENDA Programowanie mikrokontrolerów w języku C na przykładzie STM32F103ZE z rdzeniem Cortex-M3 GRYFTEC Embedded Systems ul. Niedziałkowskiego 24 71-410 Szczecin info@gryftec.com
Bardziej szczegółowoSpis treúci. Księgarnia PWN: Krzysztof Wojtuszkiewicz - Urządzenia techniki komputerowej. Cz. 1. Przedmowa... 9. Wstęp... 11
Księgarnia PWN: Krzysztof Wojtuszkiewicz - Urządzenia techniki komputerowej. Cz. 1 Spis treúci Przedmowa... 9 Wstęp... 11 1. Komputer PC od zewnątrz... 13 1.1. Elementy zestawu komputerowego... 13 1.2.
Bardziej szczegółowoRealizacja bezpiecznego programowalnego sterownika logicznego z wykorzystaniem języków HDL
Realizacja bezpiecznego programowalnego sterownika logicznego z wykorzystaniem języków HDL Arkadiusz Bukowiec 1 Radosław Gąsiorek 2 Agnieszka Węgrzyn 3 Prezentowany referat przedstawia ogólną koncepcję
Bardziej szczegółowoTechnologia CMOS APSC
Technologia CMOS Maski procesu CMOS n-well Maska NTUB FOX P-substrate N-well Maska TOX FOX P-substrate N-well Maski procesu CMOS n-well c. d. 1 Maska POLY1 FOX P-substrate N-well Maska NPLUS (pozytyw)
Bardziej szczegółowoLista tematów na kolokwium z wykładu z Techniki Cyfrowej w roku ak. 2013/2014
Lista tematów na kolokwium z wykładu z Techniki Cyfrowej w roku ak. 2013/2014 Temat 1. Algebra Boole a i bramki 1). Podać przykład dowolnego prawa lub tożsamości, które jest spełnione w algebrze Boole
Bardziej szczegółowoWykład 3. Języki Opisu Sprzętu. Prowadzący: dr inż. Andrzej Skoczeń Współrzędne: D , tel. w ,
Języki Opisu Sprzętu Prowadzący: dr inż. Andrzej Skoczeń Współrzędne: D-10 222, tel. w. 28-72, e-mail: skoczen@fis.agh.edu.pl Tablice i wektory Reguły łączenia portów Wykład 3 2018 10 październik 2018
Bardziej szczegółowoProgramowalne układy logiczne kod kursu: ETD Układy kombinacyjne, przypisania, blokujące i nieblokujące cz.2 W
Programowalne układy logiczne kod kursu: ETD008270 Układy kombinacyjne, przypisania, blokujące i nieblokujące cz.2 W4 23.03.2018 mgr inż. Maciej Rudek UKŁADY KOMBINACYJNE Układy kombinacyjne Układ kombinacyjny
Bardziej szczegółowoSpis treœci. Co to jest mikrokontroler? Kody i liczby stosowane w systemach komputerowych. Podstawowe elementy logiczne
Spis treści 5 Spis treœci Co to jest mikrokontroler? Wprowadzenie... 11 Budowa systemu komputerowego... 12 Wejścia systemu komputerowego... 12 Wyjścia systemu komputerowego... 13 Jednostka centralna (CPU)...
Bardziej szczegółowoUkłady programowalne. Wykład z ptc część 5
Układy programowalne Wykład z ptc część 5 Pamięci ROM Pamięci stałe typu ROM (Read only memory) umożliwiają jedynie odczytanie informacji zawartej w strukturze pamięci. Działanie: Y= X j *cs gdzie j=linia(a).
Bardziej szczegółowoWykład 4. Języki Opisu Sprzętu
Języki Opisu Sprzętu Prowadzący: dr inż. Andrzej Skoczeń Współrzędne: D-10 222, tel. w. 28-72, e-mail: skoczen@fis.agh.edu.pl Wprowadzenie do Veriloga Przypisania proceduralne (c. d.) Wykład 4 2017 8 listopad
Bardziej szczegółowoTemat: Pamięci. Programowalne struktury logiczne.
Temat: Pamięci. Programowalne struktury logiczne. 1. Pamięci są układami służącymi do przechowywania informacji w postaci ciągu słów bitowych. Wykonuje się jako układy o bardzo dużym stopniu scalenia w
Bardziej szczegółowo(przykład uogólniony)
Serial Peripheral Interface (przykład uogólniony) Brak standardu. Inne stosowane nazwy: Synchronous Serial Port (SSP), 4 wire SSI (Synchronous Serial Interface, Texas Instrument), Microwire (National Semiconductor).
Bardziej szczegółowoCyfrowe układy scalone c.d. funkcje
Cyfrowe układy scalone c.d. funkcje Ryszard J. Barczyński, 206 Politechnika Gdańska, Wydział FTiMS, Katedra Fizyki Ciała Stałego Materiały dydaktyczne do użytku wewnętrznego Kombinacyjne układy cyfrowe
Bardziej szczegółowoBramki logiczne Podstawowe składniki wszystkich układów logicznych
Układy logiczne Bramki logiczne A B A B AND NAND A B A B OR NOR A NOT A B A B XOR NXOR A NOT A B AND NAND A B OR NOR A B XOR NXOR Podstawowe składniki wszystkich układów logicznych 2 Podstawowe tożsamości
Bardziej szczegółowoProgramowalne Układy Logiczne Konfiguracja/Rekonfiguracja
Programowalne Układy Logiczne Konfiguracja/Rekonfiguracja dr inż. Paweł Russek Program wykładu Metody konfigurowania PLD Zaawansowane metody konfigurowania FPGA Rekonfigurowalne systemy obliczeniowe Pamięć
Bardziej szczegółowoZaliczenie Termin zaliczenia: Sala IE 415 Termin poprawkowy: > (informacja na stronie:
Zaliczenie Termin zaliczenia: 14.06.2007 Sala IE 415 Termin poprawkowy: >18.06.2007 (informacja na stronie: http://neo.dmcs.p.lodz.pl/tm/index.html) 1 Współpraca procesora z urządzeniami peryferyjnymi
Bardziej szczegółowoOpis przedmiotu zamówienia
Opis przedmiotu zamówienia Stanowiska do badań algorytmów sterowania interfejsów energoelektronicznych zasobników energii bazujących na układach programowalnych FPGA. Stanowiska laboratoryjne mają służyć
Bardziej szczegółowoLaboratorium 10 Temat: Zaawansowane jednostki testowe. Operacje na plikach. Funkcje.
Laboratorium 10 Temat: Zaawansowane jednostki testowe. Operacje na plikach. Funkcje. 1. W języku VHDL zdefiniowano mechanizm odczytywania i zapisywania danych z i do plików. Pliki te mogą być wykorzystywane
Bardziej szczegółowoProjekt prostego procesora
Projekt prostego procesora Opracowany przez Rafała Walkowiaka dla zajęć z PTC 2012/2013 w oparciu o Laboratory Exercise 9 Altera Corporation Rysunek 1 przedstawia schemat układu cyfrowego stanowiącego
Bardziej szczegółowoSumatory H D L. dr inŝ. Paweł Tomaszewicz Instytut Telekomunikacji Politechnika Warszawska
Sumatory 1 Sumator 1-bitowy full adder Równanie boolowskie sumy: s k = a k XOR b k XOR c k = a k b k c k Równanie boolowskie przeniesienia: c k+1 = (a k AN b k ) OR (a k AN c k ) OR (b k AN c k ) = (a
Bardziej szczegółowoProjektowanie Systemów Wbudowanych
Projektowanie Systemów Wbudowanych Podstawowe informacje o płycie DE2 Autorzy: mgr inż. Dominik Bąk i mgr inż. Leszek Ciopiński 1. Płyta DE2 Rysunek 1. Widok płyty DE2 z zaznaczonymi jej komponentami.
Bardziej szczegółowoJęzyki opisu sprzętu VHDL Mariusz Rawski
CAD Języki opisu sprzętu VHDL rawski@tele.pw.edu.pl http://rawski.zpt.tele.pw.edu.pl/ Języki opisu sprzętu System cyfrowy może być opisany na różnych poziomach abstrakcji i z wykorzystaniem różnych sposobów
Bardziej szczegółowoAutomatyzacja procesu implementacji układów cyfrowych w technologii prądowych układów FPGA
Przemysław Sołtan Oleg Maslennikow Wydział Elektroniki Politechnika Koszalińska ul. Partyzantów 17, 75-411 Koszalin Robert Berezowski Magdalena Rajewska Automatyzacja procesu implementacji układów cyfrowych
Bardziej szczegółowoWykorzystanie standardu JTAG do programowania i debugowania układów logicznych
Politechnika Śląska w Gliwicach Wydział Automatyki Elektroniki i Informatyki Wykorzystanie standardu JTAG do programowania i debugowania układów logicznych Promotor dr inż. Jacek Loska Wojciech Klimeczko
Bardziej szczegółowoWykład 2. Języki Opisu Sprzętu. Prowadzący: dr inż. Andrzej Skoczeń Współrzędne: D , tel. w ,
Języki Opisu Sprzętu Prowadzący: dr inż. Andrzej Skoczeń Współrzędne: D-10 222, tel. w. 28-72, e-mail: skoczen@fis.agh.edu.pl Dwa oblicza systemu cyfrowego Opcje projektowe dla systemu cyfrowego Wykład
Bardziej szczegółowoUkłady programowalne. Wykład z ptc część 5
Układy programowalne Wykład z ptc część 5 Pamięci ROM Pamięci stałe typu ROM (Read only memory) umożliwiają jedynie odczytanie informacji zawartej w strukturze pamięci. Działanie: Y= X j *cs gdzie j=linia_pamięci(a).
Bardziej szczegółowoProjektowanie układów VLSI-ASIC techniką od ogółu do szczegółu (top-down) przy użyciu pakietu CADENCE
Katedra Elektroniki Akademia Górniczo-Hutnicza w Krakowie Projektowanie układów VLSI-ASIC techniką od ogółu do szczegółu (top-down) przy użyciu pakietu CADENCE opis układu w Verilog, kompilacja i symulacja
Bardziej szczegółowo1 Wstęp. 2 Proste przykłady. 3 Podstawowe elementy leksykalne i typy danych. 6 Opis strukturalny. 7 Moduł testowy (testbench)
Wstęp SYSTEMY WBUDOWANE Układy kombinacyjne c Dr inż. Ignacy Pardyka UNIWERSYTET JANA KOCHANOWSKIEGO w Kielcach Rok akad. 2011/2012 c Dr inż. Ignacy Pardyka (Inf.UJK) Systemy wbudowane Rok akad. 2011/2012
Bardziej szczegółowoSpecyfika projektowania Mariusz Rawski
CAD Specyfika projektowania Mariusz Rawski rawski@tele.pw.edu.pl http://rawski.zpt.tele.pw.edu.pl/ System cyfrowy pierwsze skojarzenie Urządzenia wprowadzania danych: klawiatury czytniki urządzenia przetwarzania
Bardziej szczegółowoPojedyncze wartości zadeklarowanego typu Ustawiane przed rozpoczęciem symulacji bez moŝliwości
Stałe - constant Pojedyncze wartości zadeklarowanego typu Ustawiane przed rozpoczęciem symulacji bez moŝliwości późniejszych zmian Deklarowane w ciele architektury Widoczne dla całej architektury architecture
Bardziej szczegółowoPodstawy elektroniki cz. 2 Wykład 2
Podstawy elektroniki cz. 2 Wykład 2 Elementarne prawa Trzy elementarne prawa 2 Prawo Ohma Stosunek natężenia prądu płynącego przez przewodnik do napięcia pomiędzy jego końcami jest stały R U I 3 Prawo
Bardziej szczegółowoElektronika i techniki mikroprocesorowe
Elektronika i techniki mikroprocesorowe Technika cyfrowa ZłoŜone one układy cyfrowe Katedra Energoelektroniki, Napędu Elektrycznego i Robotyki Wydział Elektryczny, ul. Krzywoustego 2 PLAN WYKŁADU idea
Bardziej szczegółowoCyfrowe układy sekwencyjne. 5 grudnia 2013 Wojciech Kucewicz 2
Cyfrowe układy sekwencyjne 5 grudnia 2013 Wojciech Kucewicz 2 Układy sekwencyjne Układy sekwencyjne to takie układy logiczne, których stan wyjść zależy nie tylko od aktualnego stanu wejść, lecz również
Bardziej szczegółowoUkłady reprogramowalne i SoC Specjalizowane moduły FPGA
Specjalizowane moduły FPGA Prezentacja jest współfinansowana przez Unię Europejską w ramach Europejskiego Funduszu Społecznego w projekcie pt. Innowacyjna dydaktyka bez ograniczeń - zintegrowany rozwój
Bardziej szczegółowoPOLITECHNIKA WARSZAWSKA Wydział Elektroniki i Technik Informacyjnych. Instytut Telekomunikacji Zakład Podstaw Telekomunikacji
POLITECHNIKA WARSZAWSKA Wydział Elektroniki i Technik Informacyjnych Instytut Telekomunikacji Zakład Podstaw Telekomunikacji Kamil Krawczyk Metody optymalizacji soft-procesorów NIOS Opiekun naukowy: dr
Bardziej szczegółowoOpisy efektów kształcenia dla modułu
Karta modułu - Projektowanie Systemów Cyfrowych 1 / 8 Nazwa modułu: Projektowanie Systemów Cyfrowych Rocznik: 2012/2013 Kod: JIS-2-205-s Punkty ECTS: 5 Wydział: Fizyki i Informatyki Stosowanej Poziom studiów:
Bardziej szczegółowo