Technologia CMOS APSC

Transkrypt

1 Technologia CMOS

2 Maski procesu CMOS n-well Maska NTUB FOX P-substrate N-well Maska TOX FOX P-substrate N-well

3 Maski procesu CMOS n-well c. d. 1 Maska POLY1 FOX P-substrate N-well Maska NPLUS (pozytyw) FOX P-substrate N-well

4 Maski procesu CMOS n-well c. d. 2 Maska NPLUS (negatyw) FOX P-substrate N-well P-substrate N-well

5 Technologia AMS 0,35µm CMOS proces C35 P-substrate; n-well; 21 masek; 4 metale; 2 poly; 3,3V 1000nm 900nm 1000nm 1000nm 1000nm 645nm 290nm - field 7,6nm - gate

6 Parametry podłoża RSWAF Rezystywność podłoża 19Ωcm WAF XJNW XJP XJN Grubość płatka krzemu Głębokość złącza studni typu n Głębokość złącza typu p + Głębokość złącza typu n µm 2µm 200nm 200nm

7 Parametry warstw FOX GOX POLY1 ILDFOX ILDDIFF MET1 IMD1 MET2 IMD2 MET3(T) IMD3 MET4 PROT1 PROT2 Field Oxide tlenek polowy Gate Oxide tlenek bramkowy Polikrystaliczny krzem w obszarze bramki tranzystora Tlenek między POLY1 i MET1 w obszarze polowym Tlenek między POLY1 i MET1 w obszarze aktywnym Metal pierwszy Tlenek między MET1 i MET2 Metal drugi Tlenek między MET2 i MET3 Metal trzeci (top) Tlenek między MET3 i MET4 Metal czwarty - top Szkliwo zabezpieczające Szkliwo zabezpieczające 290nm 7,6nm 282nm 645nm 1290nm 665nm 1000nm 640nm 1000nm 640 (925)nm 1000nm 925nm 900nm 1000nm

8 Parametry warstw c. d. POX POLY2 Tlenek między polikrzemami tworzącymi kondensator Polikrzem górnej okładki kondensatora P2FOX Tlenek między POLY2 i studnią MP2FOXP1 Tlenek między POLY2 i metalm pierwszym 41nm 200nm 335nm 700nm MIM METC Tlenek między metalami tworzącymi kondensator Metal górnej okładki kondensatora 29nm 150nm MOX Tlenek bramkowy dla tranzytorów 5V 15nm METT Metal gruby (wymaga znacznie cieńszych pasywacji) 2500nm

9 Warstwy technologiczne CONT DIFF FIMP HRES MET1 MET2 MET3 MET4 METCAP MIDOX Warstwa kontaktu MET1 do DIFF1, POLY1, POLY2 dyfuzja Implantacja Warstwa wysokorezystancyjna Metal pierwszy Metal drugi Metal trzeci Metal czwarty Metal okładka kondensatora Tlenek bramkowy dla tranzystorów V GS >3,3V

10 Warstwy technologiczne c. d. NLDD NLDD50 NPLUS NTUB PAD POLY1 POLY2 PPLUS VIA1 VIA2 VIA3 Implantacja n-ldd Implantacja n-ldd dla 5V Implantacja n + Studnia n Pad kontakt do połączeń zewnętrznych Krzem polikrystaliczny pierwszy Krzem polikrystaliczny drugi Implantacja p + Połączenie metalu drugiego z pierwszym Połączenie metalu trzeciego z drugim Połączenie metalu czwartego z trzecim

11 Warstwy definiowane Są to warstwy, których nie stosuje się w procesie technologicznym, ale są potrzebne w trakcie procesu projektowania i wykorzystywane gównie przy sprawdzaniu reguł projektowych. CAPDEF HOTTUB DIODE RESDEF Kondensator Studnia nie podłączona do najwyższego zasilania Znacznik diod ochronnych w czasie ekstrakcji elementów Znacznik rezystora Warstwy stosowane przez narzędzie projektowe są na ogół jeszcze inne niż te, które zdefiniowano w dokumentach technologicznych.

12 Parametry elementów NMOS Napięcie progowe 10/10 Napięcie progowe 10/0,35 transkonduktancja Wpływ podłoża PMOS Napięcie progowe 10/10 Napięcie progowe 10/0,35 transkonduktancja Wpływ podłoża Rezystancje NWELL POLY1 MET1, MET2 VIA 0,46 V 0,50 V 170 µa/v 2 0,58 V 1/2-0,68 V -0,65 V 58 µa/v 2-0,40 V 1/2 1 kω/ 8 Ω/ 80 mω/ 1,2 Ω/via

13 Co to są reguły projektowe? Jest to receptura przygotowania projektów masek fotograficznych potrzebnych w procesie technologicznym. Reguły te zapewniają konieczne powiązanie między projektantem obwodu a projektantem procesu technologicznego. Głównym celem określania reguł projektowych jest uzyskanie optymalnego uzysku przy możliwie małych wymiarach układu.

14 Reguły projektowe dla DIFF OD.W.1 OD.W.2 OD.S.1 OD.C.1 OD.C.2 OD.C.3 OD.C.4 OD.C.5 OD.C.6a OD.C.6b OD.S.2a OD.S.2b Min szerokość DIFF dla N(P)MOS Min szerokość DIFF dla połączeń Min odstęp DIFF Min odstęp wewnątrz NTUB do NDIFF Min odstęp NDIFF do COLD_NTUB Min odstęp NDIFF do HOT_NTUB Min odstęp wewnątrz NTUB do PDIFF Min odstęp PDIF na zewnątrz NTUB Min odstęp PDIFF do NGATE Min odstęp NDIFF do PGATE Min odstęp NDIFF do kontaktu PDIFF Min odstęp NDIFF innego PDIFF 0,4 0,3 0,6 0,2 1,2 2,6 1,2 0,2 0,45 0,45 0 0,6

15 Reguły projektowe dla POLY1 PO.W.1a PO.W.1b PO.W.2a PO.W.2b PO.W.3 PO.S.1 PO.C.1 PO.C.2 PO.O.1 PO.R.1 G01P1 Min długość PMOS Min długość PMOSM Min długość NMOS Min długość NMOSM Min szerokość POLY1 Min odstęp między POLY1 Min odstęp POLY1 do DIFF Min wydłużenie DIFF poza bramkę Min wydłużenie POLY1 poza bramkę Min stosunek pow POLY1 do pow chipu (stosować dummy 5x2µm) Maks stosunek pow POLY1 do pow CONT 0,35 0,5 0,35 0,5 0,35 0,45 0,2 0,5 0,4 14% 18000

16 Inne reguły projektowe NW.W.1 NW.W.2 NW.S.1 NW.S.2 Min szerokość studni NTUB Min szerokość studni HOTNTUB Min odstęp studni o różnych potencjałach Min odstęp studni na tych samych potencjałach 1, (N)PP.W.1 (N)PP.C.3 (N)PP.E.1 Min szerokość implantacji (N)PPLUS Min wydłużenie (N)PPLUS poza (P)PGATE Min wydłużenie (N)PPLUS poza DIFF 0,6 0,45 0,25 CO.W.1 CO.S.1 CO.C.1 Min szerokość kontaktu CONT Min odstęp między CONT Min odstęp kontaktu od bramki 0,4 0,4 0,3

17 Inne reguły projektowe c. d. M1.W.1 M1.S.1 VIA1.W.1 VIA1.S.1 Min szerokość MET1 Min odstęp MET1 Min szerokość VIA1 Min odstęp VIA1 0,5 M2.W.1 0,45 M2.S.1 0,5 VIA2.W.1 0,45 VIA2.S.1 Min szerokość MET2 Min odstęp MET2 Min szerokość VIA2 Min odstęp VIA2 0,6 0,5 0,5 0,45 M3.W.1 M3.S.1 VIA3.W.1 VIA3.S.1 Min szerokość MET3 Min odstęp MET3 Min szerokość VIA3 Min odstęp VIA3 0,6 0,6 0,5 0,45 Aby uwolnić naprężenia w szerokich metalach konieczne wykonanie jest w nich otworów. AM.W.0 AM.W.1 AM.L.1 AM.L.2 Max szerokość metalu bez otworów Szerokość otworu Min długość otworu Max długość otworu