Sprzętowa realizacja programu sterowania w strukturach FPGA

Transkrypt

1 Jan MOCHA, Dariusz KANIA Politechnika Śląska, Instytut Elektroniki Sprzętowa realizacja programu sterowania w strukturach FPGA Streszczenie. W artykule przedstawiono oryginalną metodę realizacji programów sterowania opisanych w języku schematów drabinkowych LD (ang. Ladder Diagram) w strukturach programowalnych. Istota przedstawionego w artykule rozwiązania tkwi w oryginalnym algorytmie wyszukiwania sekwencyjności i równoległości zdarzeń, które opisane są za pomocą tzw. grafu kolejności segmentów. Graf ten stanowi pomost pomiędzy opisem programu sterowania w postaci LD a opisem struktury w postaci języka opisu sprzętu. Abstract. The paper presents an original method of implementing control programs, represented in Ladder Diagram (LD) format, in Programmable Logic Devices. The essence of the solution proposed in the paper consists in an original algorithm of extracting events that have to be processed sequentially, or can be processed concurrently. For this purpose a Network Ordered Graph is used. The graph is a link between a control algorithm described in Ladder Diagram, and the same algorithm described in Hardware Description Language (HDL). (Hardware Implementation of a control program in FPGA structures). Słowa kluczowe: programowalne sterowniki logiczne, język diagramów stykowych, układy logiki programowalnej, sprzętowa realizacja programu sterowania, FPGA. Keywords: Programmable Logic Controller, Ladder Diagram, Programmable Logic Device, hardware control program realisation, FPGA. Wstęp Programowalne sterowniki logiczne (ang. PLC - -Programmable Logic Controller) zdominowały współczesne systemy automatycznego sterowania. Wykorzystywane są zarówno do realizacji prostych zadań, jak i bardzo skomplikowanych algorytmów sterownia, występujących powszechnie w rozbudowanych liniach przemysłowych [1]. Realizacja skomplikowanych algorytmów sterowania wymaga coraz większych mocy obliczeniowych. Istotne jest również skrócenie czasu obiegu pętli głównej programu (ang. scan cycle), co ma szczególne znaczenie w sytuacji obiektów, charakteryzujących się szybkimi zmianami sygnałów obiektowych. Współczesny sterownik przemysłowy jest specjalizowanym systemem komputerem, wykorzystującym najczęściej charakterystyczną dla tego typu rozwiązań architekturę bitowo-bajtową [2]. Charakterystyczną cechą takiego rozwiązania jest szeregowo-cykliczny sposób realizacji programu sterowania. W czasie jednego cyklu, zwanego również obiegiem pętli głównej, wykonywane są kolejno [3]: odczyt stanu wejść i zapamiętanie obrazu wejść w wydzielonym obszarze pamięci, zwanym obszarem odwzorowania wejść PII (ang. Process Image Input), wykonanie programu sterowania, przy czym stany wyjść wynikające z realizacji programu zapisywane są w wydzielonym obszarze pamięci, zwanym obszarem odwzorowania wyjść PIO (ang. Process Image Output), ustawienie wyjść zgodnie z zawartością danych w obszarze odwzorowania wyjść PIO, wykonanie szeregu procedur systemowych takich jak samotestowanie, obsługa sieci, itp. Standardowe języki opisu programów sterownia zostały szczegółowo zdefiniowane w normie IEC [3]. Do najpopularniejszych form opisu należy zaliczyć: język schematów drabinkowych LD (ang. Ladder Diagram), język listy rozkazów IL (ang. Instruction List) oraz język funkcjonalnych schematów blokowych FBD (ang. Function Block Diagram). Warto zauważyć, że mimo funkcjonalnej zgodności powyższych form opisu programów sterowania, czasami w narzędziach firmowych nie występuje możliwość pełnej, automatycznej dwukierunkowej konwersji programu. Niezależnie od użytej formy opisu programu sterowania, jego realizacja sprowadza się do sekwencyjnego wykonania ciągu rozkazów, charakterystycznej dla systemów mikroprocesorowych. Programowy, szeregowo-cykliczny sposób realizacji programu sterowania, ogranicza możliwość zastosowania klasycznych sterowników PLC do sterowania stosunkowo wolnymi procesami. Znane są prace, w których przedstawiono wykorzystanie struktur programowalnych do implementacji bitowo- -bajtowych architektur jednostki centralnej sterownika [2]. Istota implementacji oparta jest na dedykowanych procesorach bitowym oraz bajtowym, realizowanych za pomocą wirtualnych komponentów. Znaczącego przyspieszenia realizacji programu sterowania należy jednak poszukiwać idąc znacznie dalej. Okazuje się, że na obecnym etapie rozwoju struktur programowalnych istnieje możliwość w pełni sprzętowej realizacji programu sterowania. Pozwala to na rezygnację z klasycznej szeregowo-cyklicznej realizacji programu, zastępując ją realizacją sprzętowo-równoległą w strukturach programowalnych [4]. Celem artykułu jest przedstawienie oryginalnej metody sprzętowej realizacji programu sterowania w strukturach programowalnych. Istota pomysłu tkwi w zaproponowanej metodzie analizy programu sterowania opisanego w języku schematów drabinkowych, prowadzącej do wyodrębnienia elementów programu wykonywanych sekwencyjnie oraz równolegle. Opis relacji równoległości i sekwencyjności poszczególnych segmentów, uzyskiwany za pomocą zaproponowanego grafu kolejności, stwarza możliwość efektywnej sprzętowo-równoległej realizacji programu w strukturach programowalnych. Przegląd koncepcji sprzętowej realizacji programów sterowania Na rysunku 1a przedstawiono fragment przykładowego programu opisanego w postaci schematu drabinkowego (LD) oraz odpowiadający mu ciąg instrukcji w języku listy instrukcji (IL) (Rys. 1b). Segmenty programu można interpretować jako równania logiczne [1], które bezpośrednio mogą zostać zaimplementowane w układzie programowalnym i w konsekwencji mogą być zrealizowane sprzętowo (Rys. 1c) [4, 5]. Przerzutniki D służą do zapamiętania stanu zmiennych wyjściowych, umożliwiając ponadto wykorzystanie ich jako stany wejściowe w innych segmentach. Znane są możliwości bezpośredniej konwersji programu sterowania opisanego w postaci LD na sprzętową realizację w strukturze programowalnej, odpowiadającą strukturze z rysunku 1 [5]. Trudno oczekiwać od programistów sterowników PLC dogłębnej wiedzy z zakresu języków opisu sprzętu (VHDL, Verilog), co stanowi pewien problem w wykorzystaniu PRZEGLĄD ELEKTROTECHNICZNY, ISSN , R. 88 NR 12a/

2 przedstawionej powyżej koncepcji sprzętowej realizacji programu sterowania w strukturach programowalnych. Problem ten można jednak rozwiązać poprzez opracowanie narzędzia, które w sposób całkowicie niewidoczny dla programisty, dokona kompilacji programu sterowania do postaci pliku konfiguracyjnego układu programowalnego. Programista mógłby wtedy korzystać z dobrze znanych sobie języków oraz technik programowania, a narzędzie wspomagające proces syntezy wykonałoby konwersję języka opisu programu sterowania do opisu struktury sterownika (w postaci języka opisu sprzętu). Zachowanie behawioralnej zgodności sprzętowej realizacji programu sterowania z klasyczną szeregowocykliczną realizacją, wymaga zachowania, typowego dla sterowników klasycznych, cyklu. Najprostszym rozwiązaniem problemu jest zachowanie sekwencji realizacji kolejnych segmentów programu, co przedstawiono między innymi w pracy [6]. Zaproponowana tam metoda sprzętowej realizacji programu wykorzystuje rejestr z krążącą jedynką, którego wyjścia kolejno uaktywniają przerzutniki D skojarzone z funkcjami logicznymi odpowiadającymi poszczególnym segmentom. Ideę budowy architektury typu krążąca jedynka przedstawiono na rysunku 2a. Na rysunku 2b zamieszczono wykresy czasowe sygnałów zezwalających na wpis do przerzutników typu D, wyjaśniające istotę pracy układu z rysunku 2a, realizującego przykładowy program przedstawiony na rysunku 3. W architekturze typu krążąca jedynka czas wykonania programu T KJ jest wprost proporcjonalny do jego "długości" (liczby segmentów) i wyraża się zależnością (1). (1) T KJ = N seg t clk gdzie: T KJ czas wykonania programu w architekturze typu krążąca jedynka, N seg liczba segmentów realizowanego programu, t clk okres sygnału zegarowego. Rys.1. Przykład programu w języku LD (a) oraz IL (b) oraz odpowiadający mu układ realizujący program na drodze sprzętowej Całkowicie równoległy sposób sprzętowej realizacji programu opisanego w LD przedstawiono w pracy [5]. Prowadzi on jednak do innego wyniku realizacji programu sterowania niż wynik uzyskiwany w "klasycznym" sterowniku PLC. Podejście takie stwarza istotne ograniczenia w zaproponowaniu tej metody szerokiemu gronu programistów. Nasuwa się więc pytanie, jak zachować behawioralną zgodność klasycznej, programowej szeregowo-cyklicznej realizacji programu sterowania, z realizacją sprzętoworównoległą programu w strukturach programowalnych. Bez wątpienia, w programie sterowania można wyróżnić elementy, które muszą być wykonane sekwencyjnie oraz fragmenty, które można wykonywać równolegle. Szacuje się, że możliwość sprzętowej realizacji programu sterowania, w której wyodrębniono elementy wykonywane równolegle, stwarza szansę na przyspieszenia realizacji programu sterowania o 2-3 rzędy wielkości [4]. Nie wiadomo jednak jak zachowując behawioralną zgodność sprzętowej realizacji z klasyczną szeregowo-cykliczną realizacją programu, wyszukiwać fragmenty realizowane równolegle. Rys.2. Architektura typu krążąca jedynka" (a) oraz wykres czasowy obrazujący zasadę działania układu (b) 96 PRZEGLĄD ELEKTROTECHNICZNY, ISSN , R. 88 NR 12a/2012

3 Nie ulega wątpliwości, że realizacja pojedynczego segmentu w każdym takcie, ze względu na czas realizacji całego programu, jest nieefektywna. Efektywniejsze byłoby zrównoleglenie wykonania niektórych fragmentów programu, a więc realizacja kilku segmentów w jednym takcie. Koncepcję takiego rozwiązania można znaleźć w pracy [6], niestety bez podania szczegółowego algorytmu przypisania segmentów do kolejnych taktów. Konieczne jest zatem opracowanie algorytmu ustalającego sekwencję wykonywania segmentów, wynikającą z przepływu danych pomiędzy segmentami oraz metody wyszukiwania segmentów, które mogą być wykonane równolegle. W pracy [7] do wyznaczania przyporządkowania segmentów do kolejnych taktów realizacji zaproponowano algorytm bazujący na zdefiniowanych w pracy [8] grafach jednoczasowości (ang. simultaneity graph) oraz zależności (ang. dependency graph). Żadna z przytoczonych powyżej metod nie uwzględnia jednak kwestii implementacji programu sterowania w strukturach programowalnych, a w szczególności, istotnego ze względu na efektywność implementacji, aspektu kolejkowania [9, 10]. Podstawy teoretyczne behawioralnie zgodnej implementacji sprzętowej W programie sterowania istnieje możliwość wykorzystania zmiennych wyjściowych, jako zmiennych wejściowych w innych fragmentach programu. Przykład wykorzystania zmiennej wyjściowej segmentu jako zmiennej wejściowej w tym samym segmencie programu opisanego w LD pokazano na rysunku 1a (Network 1 oraz Network 2). Na rysunku 3 przedstawiono przykładowy program sterowania, w którym występują przypadki wykorzystania zmiennych wyjściowych segmentu jako zmiennych wejściowych w tych samych oraz innych segmentach programu. Rys.3.Przykładowy program sterowania opisany w języku LD Oznaczmy segmenty programu opisanego w LD jako S j, gdzie j = 1, 2,, N seg, zaś N seg liczbę wszystkich segmentów w programie. Program opisany w języku LD realizowany jest począwszy od segmentu S 1 aż do segmentu S Nseg, po czym realizacja programu ponownie rozpoczyna się od segmentu S 1. Z przyjętego sposobu oznaczania oraz numerowania segmentów wynika, że segment o numerze j (S j ) wykonany jest przed segmentem o numerze k (S k ) wtedy, gdy j < k. Segmenty, których zmienne wyjściowe zostały wykorzystane jako zmienne wejściowe w innych segmentach nazwijmy segmentami wejściowo-wyjściowo nierozłącznymi w przód lub w tył. Segmenty nazywamy segmentami we-wy nierozłącznymi w przód, jeżeli zmienna wyjściowa segmentu S j jest wykorzystana jako zmienna wejściowa w segmencie S k, takim, że j > k. Segmenty nazywamy segmentami we-wy nierozłącznymi w tył, jeżeli zmienna wyjściowa segmentu S j jest wykorzystana jako zmienna wejściowa w segmencie S k, takim że j < k. Przykładem segmentów we-wy nierozłącznych w przód względem zmiennej Q4.2 są segmenty S 4 oraz S 2, natomiast przykładem segmentów we-wy nierozłącznych w tył względem zmiennej Q4.2 segmenty S 4 i S 6 (Rys. 3). Występowanie w programie sterowania segmentów we-wy nierozłącznych uniemożliwia równoległą realizację wszystkich segmentów. Przykładowo, rozważmy wykorzystanie zmiennej wyjściowej Q4.2 (Network 4 na rysunku 3) jako zmiennej wejściowej w segmencie S 6 (Network 6) nierozłączność we-wyj w tył. W przypadku realizacji szeregowo-cyklicznej programu przez klasyczny sterownik PLC, zmienna wejściowa Q4.2 w segmencie S 6 będzie miała wartość będącą wynikiem wykonania segmentu S 4 w aktualnie realizowanym cyklu. W przypadku realizacji sprzętowej, wykonanie obu segmentów jednocześnie, spowoduje, że przy realizacji segmentu S 6 będzie wykorzystany stan zmiennej Q4.2 z poprzedniego cyklu. Podobna sytuacja występuje w przypadku realizacji segmentów we-wy nierozłącznych w przód, np. segmenty S 2 oraz S 4 względem zmiennej Q4.2. W klasycznej szeregowo-cyklicznej realizacji programu, zmienna wejściowej Q4.2 w segmencie S 2 będzie przyjmować wartość wynikającą z poprzedniego obiegu pętli głównej programu. Istotne jest zatem, w przypadku sprzętowej realizacji programu, wykonanie segmentu S 2 przed realizacją segmentu S 4 lub segmenty takie mogą zostać wykonane równoległe. Powyżej przedstawione rozważania, można podsumować stwierdzeniem, że od nierozłączności we-wy segmentów zależy czy segmenty te mogą zostać wykonane równolegle czy sekwencyjnie. W pracy [11] przedstawiono metodę wyszukiwania sekwencyjności oraz równoległości segmentów programu z wykorzystaniem dwóch zaproponowanych grafów: grafu następstw oraz grafu pierwszeństwa. Możliwe jest przeprowadzenie operacji kolejkowanie zaproponowanych grafów, przez co można wpływać na efektywność sprzętowej implementacji programu sterowania w zasobach układów logiki programowalnej. Wadą zaproponowanej w [11] metody jest komplikacja procesu kolejkowania wynikająca z konieczności korzystania z dwóch grafów. Graf kolejności jako forma pośrednia pomiędzy LD a sprzętową realizacją Zaproponowana w artykule metoda wyszukiwania, efektywnej pod względem czasowym, sprzętowej realizacji programu sterowania zostanie przedstawiona wychodząc od opisu programu sterowania w postaci schematów PRZEGLĄD ELEKTROTECHNICZNY, ISSN , R. 88 NR 12a/

4 drabinkowych LD. Ze względu na możliwość konwersji opisu programu do dowolnej innej formy [3], poniższe rozważania mają charakter jak najbardziej ogólny. W celu uproszczenia problemu, rozważane będą wyłącznie operacje bitowe, z pominięciem operacji, w których argumentami są słowa (operacje porównania, arytmetyczne, itp.). Dodatkowo założono, że w danym segmencie występuje przypisanie tylko do jednej zmiennej wyjściowej. Założenie takie nie wpływa na ogólność rozważań. Pozwala tylko na uproszczenie problemu i skoncentrowanie uwagi na najistotniejszych kwestiach. Wynikiem poszukiwań metody efektywnej konwersji programu sterowania do realizacji sprzętowej jest zaproponowany acykliczny graf skierowany, nazywany grafem kolejności wykonania segmentów, w skrócie grafem kolejności OG (ang. Ordered Graph). Cechą charakterystyczną grafu OG jest wprowadzenie, już na etapie jego tworzenia, wstępnego przyporządkowania wierzchołków grafu do kolejnych poziomów, odpowiadającym kolejnym taktom sprzętowej realizacji programu, które oznaczane są kolejno: T 1, T 2, T 3,...,T p, gdzie p liczba taktów sprzętowej realizacji programu. Zanim przedstawiony zostanie sposób tworzenia grafu kolejności OG należy zwrócić uwagę na fakt, że do każdego segmentu programu przypisana jest pojedyncza zmienna wyjściowa, stąd z wierzchołkami grafu nie musimy kojarzyć oznaczeń segmentów, lecz możemy bezpośrednio kojarzyć odpowiadające im zmienne wyjściowe segmentów. Graf kolejności OG jest acyklicznym grafem skierowanym tworzonym w następujący sposób: analiza programu sterowania prowadzona jest od pierwszego segmentu (S 1 ) aż do ostatniego (S Nseg ), jeżeli analizowany w danym kroku segment S j jest we-wy nierozłączne w tył względem segmentu S k przyporządkowanego do poziomu T n grafu, wtedy wierzchołek skojarzony z segmentem S j zostaje przyporządkowany do poziomu T n+1 grafu. Jeżeli wierzchołek skojarzony z segmentem S j występuje już w grafie oraz został przyporządkowany do poziomu T m takiego, że m n, konieczne jest jego przesunięcie do poziomu T n+1 wraz z wszystkimi powiązanymi z nim wierzchołkami z zachowaniem istniejących pomiędzy nimi zależności. Wierzchołki S j oraz S k zostają połączone ciągłą krawędzią skierowaną, której grot wskazuje na wierzchołek skojarzony z segmentem o wyższym numerze, jeżeli analizowany w danym kroku segment S j przyporządkowany do poziomu T n grafu jest we-wy nierozłączny w przód względem segmentu S k, wtedy wierzchołek skojarzony z segmentem S k również zostaje przyporządkowany do poziomu T n grafu. Jeżeli wierzchołek skojarzony z segmentem S k występuje już w grafie oraz został przyporządkowany do poziomu T m takiego, że m < n, konieczne jest jego przesunięcie do poziomu T n wraz z wszystkimi powiązanymi z nim wierzchołkami z zachowaniem istniejących pomiędzy nimi zależności. Wierzchołki S j oraz S k zostają połączone przerywaną krawędzią skierowaną, której grot wskazuje na wierzchołek skojarzony z segmentem o wyższym numerze, jeżeli analizowany w danym kroku segment S j, nie jest we-wy nierozłączny w stosunku do innych segmentów, to skojarzony z nim wierzchołek należy umieścić na poziomie T 1 tworzonego grafu OG. Kilka pierwszych kroków tworzenia grafu OG dla przykładowego programu z rysunku 3, przedstawiono na rysunku 4. Finalną postać grafu OG dla rozważanego przykładowego programu, którą otrzymuje się po N seg = 7 krokach, przedstawiono na rysunku 5. Rys.4. Kolejne kroki tworzenia grafu kolejności OG Graf kolejności OG jest grafem sekwencji, tzn. acyklicznym grafem skierowanym, którego wierzchołkom przypisane są operacje, zaś krawędzie opisują relacje pomiędzy nimi [10]. Postać grafu określa równoległość oraz sekwencyjność operacji skojarzonych z wierzchołkami. Niezwykle istotna jest kwestia tzw. kolejkowania grafu sekwencji, czyli wyznaczenie czasów rozpoczęcia poszczególnych zadań. Istotne jest to zarówno ze względu na problem dostępności zasobów, jak również ze względu na minimalizację czasu realizacji wszystkich zadań. Problem kolejkowania grafu sekwencyjnego przy założonych ograniczeniach czasowych oraz ograniczeniach zasobów jest problemem NP-trudnym. W literaturze można znaleźć szereg algorytmów kolejkowania [9, 10]. Najprostszym zagadnieniem jest problem kolejkowania zadań bez ograniczenia zasobów, który z powodzeniem można wykorzystać do poszukiwania, efektywnej pod względem czasu, sprzętowej realizacji programu sterowania w strukturach programowalnych. W tym przypadku można posłużyć się algorytmem tak szybko jak tylko można ASAP (ang. As Soon As Possible), w którym każda z operacji rozpoczyna się najwcześniej jak to tylko możliwe lub algorytmem tak późno jak tylko można ALAP (ang. As Late As Possible), w którym każda z operacji rozpoczyna 98 PRZEGLĄD ELEKTROTECHNICZNY, ISSN , R. 88 NR 12a/2012

5 się najpóźniej jak to tylko możliwe dla przyjętej zwłoki [10]. Terminem zwłoka określa się liczbę taktów niezbędną do realizacji wszystkich zadań określonych grafem sekwencji i oznacza się symbolem λ. Kolejność operacji określa się na podstawie zależności pomiędzy danymi, tzn. wykorzystaniem danych wyjściowych jednej operacji jako danych wejściowych innej operacji. Na rysunku 5 został przedstawiony graf kolejności OG z podziałem na kolejne takty będący wynikiem kolejkowania bez ograniczeń zasobów z wykorzystaniem algorytmu ALAP. Jako ograniczenie czasowe (zwłokę) przyjęto liczbę poziomów otrzymanego grafu OG (λ = 4). Jest to najmniejsza wartość zwłoki jaką można uzyskać w przypadku sprzętowej realizacji rozważanego programu. Warto zwrócić uwagę, że rodzaj krawędzi łączącej poszczególne wierzchołki ma istotny wpływ na proces kolejkowania. Para wierzchołków skojarzonych z segmentami (S j, S k ) połączona krawędzią ciągłą, po procesie kolejkowania może znaleźć się na poziomach T n oraz T m grafu OG, takich, że n < m. W przypadku krawędzi przerywanej musi być spełniony warunek n m. Zauważyć należy, że w architekturze tego typu w poszczególnych taktach realizacji wykonywanych jest więcej niż jeden segment programu. Jest to możliwe dzięki dogłębnej analizie programu, której celem było wyszukanie sekwencyjności oraz równoległości segmentów, co zostało zobrazowane za pomocą grafu kolejności OG. Zaproponowane sprzętowe rozwiązanie w istotny sposób (43%) ograniczana czas realizacji programu w stosunku do podstawowego rozwiązania przedstawionego na rysunku 3. W praktycznych przypadkach zysk wynikający z równoległego wykonania segmentów może być znacznie większy, gdyż przykład został dobrany w taki sposób, aby w możliwie najprostszy sposób pokazać istotę wyszukiwania sekwencyjności i równoległości. Rys.5. Graf kolejności OG po kolejkowaniu algorytmem ALAP Na rysunku 6 przedstawiono sprzętową implementację programu sterowania wykorzystującą zaproponowaną architekturę, określaną mianem zrównoleglona krążąca jedynka, która jest bezpośrednim odzwierciedleniem struktury grafu z rysunku 5. Realizacja sprzętowa programu zgodna z kolejkowaniem prowadzącym do wyniku przedstawionego na rysunku 5, zapewnia behawioralną zgodność realizacji sprzętowej z jego szeregowo-cykliczną realizacją klasyczną. Czas obiegu pętli programowej wynosi w tym przypadku 4 takty. W architekturze zrównoleglona krążąca jedynka czas wykonanie programu T ZKJ jest wprost związany z liczbą poziomów grafu OG uzyskaną po jego kolejkowaniu i wyraża się zależnością (2). (2) T ZKJ = T K t clk gdzie: T ZKJ czas wykonania programu w architekturze zrównoleglona krążąca jedynka, T K liczba poziomów wynikowego grafu OG po kolejkowaniu (zwłoka układu), t clk okres sygnału zegarowego. Analizując strukturę uzyskanego rozwiązania można zauważyć, że sposób uaktywnienia przerzutników (EN i =1) jest bezpośrednio skojarzony grafem z rysunku 5. W pierwszym takcie realizacji uaktywniany jest przerzutnik wytwarzający sygnały Q4.0, w kolejnym takcie przerzutniki wytwarzające sygnały Q4.1, Q4.2 oraz Q4.5. Rys.6. Realizacja rozważanego programu z wykorzystaniem architektury typu zrównoleglona krążąca jedynka dla kolejkowania z rysunku 5 Na uwagę zasługuje również fakt, że zaproponowana architektura typu zrównoleglona krążąca jedynka świetnie wpasowuje się w dostępne na rynku, popularne układy FPGA, które zawierają przerzutniki typu D z wejściem Enable i bloki kombinacyjne typu LUT. W przypadku długich segmentów zawierających szereg zmiennych wystąpi konieczność ich dekompozycji ze względu na niewielką liczbę wejść bloków LUT. Warto jednak zauważyć, że postać segmentów charakterystyczna dla opisu LD, odpowiada wyrażeniom logicznym łatwo dekomponowalnym [12, 13]. PRZEGLĄD ELEKTROTECHNICZNY, ISSN , R. 88 NR 12a/

6 Wyniki eksperymentów Czasy realizacji programu z rysunku 3 przez jednostki centralne: S7-224, S7-315 oraz S7-319 [14,15] sterowników PLC firmy Siemens, zostały przedstawione w tabeli 1. Zawarte w tabeli wyniki są jedynie czasami wykonania programu i nie uwzględniają czasu wykonania przez sterownik operacji systemowych. W kolumnach z nagłówkiem KJ oraz ZKJ zawarto odpowiednio czasy sprzętowo-równoległej realizacji przykładowego programu odpowiednio w architekturze typu krążąca jedynka oraz zrównoleglona krążąca jedynka. Wartości wyznaczono dla częstotliwości sygnału zegarowego równej 200MHz. Maksymalna częstotliwości pracy układu, wyznaczona przez narzędzie syntezy, wyniosła 480MHz. Tabela 1. Zestawienie czasów realizacji programu z rysunku 3 S7-224 S7-315 S7-319 KJ ZKJ 23,08 μs 2,91 μs 0,29 μs 0,035 μs 0,02 μs Z wyników zaprezentowanych w tabeli 1 wynika, że czas sprzętowej realizacji programu jest o 2-3 rzędy wielkości krótszy w porównaniu do jego realizacji w klasycznym sterowniku. W przypadku bardzo szybkiej jednostki centralnej S7-319, sprzętowa realizacja programu jest tylko dziesięciokrotnie szybsza. Obie zaprezentowane architektury zaimplementowano w układzie FPGA XC5VLX50T rodziny Virtex-5 firmy Xilinx [16]. Opis sprzętowej jednostki centralnej został przygotowany w języku VHDL, zaś do syntezy zostało wykorzystane firmowe środowisko ISE 12.3 [17]. Wykorzystanie zasobów układu FPGA przerzutników (FFs) oraz bloków LUT, zestawiono w tabeli 2. Tabela 2. Wykorzystanie zasobów układu programowalnego FPGA architektura LUTs FFs KJ 7 14 ZKJ 7 11 W obu przypadkach stwierdzono takie samo wykorzystanie bloków tablicowych LUT, użytych do realizacji części kombinacyjnej segmentów. W przypadku architektury typu zrównoleglona krążąca jedynka, w porównaniu do architektury typu krążąca jedynka spadła liczba wykorzystanych przerzutników, co wynika z użycia "mniejszego" 4-bitowego rejestru sterujący pracą układu. W przypadku sprzętowej realizacji bardziej rozbudowanych programów, należy spodziewać się większych różnic w wykorzystaniu zasobów układu FPGA przez obie architektury, wynikającej chociażby z możliwości współdzielenia bloków (zasobów). Podsumowanie Zaprezentowane w artykule rozwiązanie stanowi podstawy teoretyczne metody automatycznej konwersji programu sterowania opisanego w postaci LD do opisu układu realizowanego w postaci języka opisu sprzętu (VHDL, Verilog). Opis programu sterowania w językach opisu sprzętu, uwzględniający sekwencyjność i równoległość zdarzeń, niewątpliwie możliwy na podstawie struktury grafu kolejności segmentów, umożliwia efektywną pod względem czasu, sprzętową realizację układów sterowania w dowolnych strukturach FPGA. Przedstawiona metoda umożliwia wyszukiwanie sekwencyjności i równoległości segmentów, tzn. kolejkowanie operacji przy zadanych ograniczeniach czasowych i/lub ograniczeniach zasobów (np. przez przypisanie wag do wierzchołków [10]). Tego typu rozwinięcia mogą stanowić istotny element umożliwiający wykorzystanie proponowanej metodologii w zagadnieniach wykorzystujących dynamiczną, częściową rekonfigurację układów FPGA [4]. Zasoby sprzętowe produkowanych obecnie układów programowalnych stwarzają możliwość poszukiwania dostosowanego do potrzeb kolejkowania nie tylko zadań bitowych. Przykładowo można myśleć o kolejkowaniu z ograniczeniami w przypadku bardzo złożonych operacji arytmetycznych. Między innymi możliwe jest zwielokrotnienie złożonych bloków arytmetycznych w celu skrócenia czasu wykonywania operacji. Obecnie prowadzone są prace, których celem jest zastosowanie zaproponowanej metody do syntezy architektury sprzętowego sterownika wykorzystującego możliwość częściowej dynamicznej rekonfiguracji sterownika realizowanego w strukturach FPGA firmy Xilinx. Praca finansowana ze środków Ministerstwa Nauki i Szkolnictwa Wyższego (5391/B/T02/2010/38). LITERATURA [1] Bryan L. A., Bryan E. A., Programmable Controllers. Theory and Implementation, An Industrial Text Company Publication, Atlanta, USA (1997) [2] Chmiel M., Mocha J., Hrynkiewicz E., A FPGA-based bit-word PLC CPUs development platform, Proceedings of the 10th International IFAC Workshop on Programmable Devices and Embedded Systems, Pszczyna (2010), [3] Kasprzyk J., Programowanie sterowników przemysłowych, WNT, Warszawa, (2006) [4] Kania D., Wielokontekstowy sterownik programowalny przyszłości wykorzystujący układy programowalne psoc, Pomiary Automatyka Robotyka, (2006), nr 1, [5] Milik A., High Level Synthesis Reconfigurable Hardware Implementation of Programmable Logic Controller, Proceedings of IFAC Workshop on Programmable Devices and Embedded Systems, Brno (2006), [6] Ichikawa S., Akinaka M., Ikeda R., Yamamoto H., Converting PLC Instruction Sequence into Logic Circuit: A Preliminary study, IEEE International Symposium on Industrial Electronics, Montreal, Canada, vol. 4 (2006), [7] Du D., Liu Y., Guo X., Yamazaki K., Fujishima M., Study on LD- VHDL conversion for FPGA-based PLC implementation, The International Journal of Advanced Manufacturing Technology, (2009), no. 40, [8] Falcione A., Krogh B. H., Design Recovery for Relay Ladder Logic, First IEEE Conference on Control Application, Dayton, USA, vol. 2 (1992), [9] Bobda C., Introduction to Reconfigurable Computing. Springer, Dordrecht (2007) [10] de Micheli G., Synteza i optymalizacja układów cyfrowych, WNT, Warszawa (1998) [11] Mocha J., Kania D., Metoda sprzętowej realizacji program LD z wykorzystaniem układów FPGA, Pomiary Automatyka Kontrola (2012), nr 01, [12] Kania D., Decomposition-based synthesis and its application in PAL-oriented technology mapping, Proc. of 26-th Euromicro Conf., IEEE Comp. Society Press, Maastricht (2000), [13] Kania D., An Efficient Approach to Synthesis of Multi-Output Boolean Functions on PAL-based Devices, IEEE Proceedings - Computer and Digital Techniques, vol. 150 (2003), no. 3, [14] SIEMENS, S7-200 Programmable Controller System Manual, edition: 08/2008 [15] SIEMENS, S7-300 Instruction List, edition: 05/2010 [16] XILINX, Virtex-5 FPGA User Guide, UG 190 (v5.4), March 12 (2012) [17] XILINX, ISE 12.3 User Guide, documentation/dt_ise12-3_userguides.htm, dostęp: Autorzy: mgr inż. Jan Mocha, Politechnika Śląska, Instytut Elektroniki, ul. Akademicka 16, Gliwice, jmocha@polsl.pl; dr hab. inż. Dariusz Kania, prof. w Pol. Śl., Politechnika Śląska, Instytut Elektroniki, ul. Akademicka 16, Gliwice, dkania@polsl.pl. 100 PRZEGLĄD ELEKTROTECHNICZNY, ISSN , R. 88 NR 12a/2012