SYSTEM STEROWANIA SILNIKA SRM Z ZASTOSOWANIEM UKŁADU FPGA

Maszyny Elektryczne - Zeszyty Problemowe Nr 3/2018 (119) 11 Marsz Pleck, Marsz Korkosz Poltechnka Rzeszowska, Rzeszów SYSTEM STEROWANIA SILNIKA SRM Z ZASTOSOWANIEM UKŁADU FPGA CONTROL SYSTEM OF SRM MOTOR BASED ON FPGA Streszczene: Artykł omawa zagadnene sterowana pracą 4-pasmowego slnka relktancyjnego przełączalnego SRM 8/6. Układ sterowana slnka został zbdowany na baze kład FPGA Artx-7 XC7A35T- L1CSG324I. Zastosowane kład FPGA możlwa realzację ne tylko podstawowych metod sterowana pracą slnka, ale równeż mplementację zaawansowanych metod sterowana możlwających np. stotne poszerzene zakres pracy slnka ze stałą mocą wyjścową. W pracy ogranczono sę do prezentacj podstawowych metod sterowana rchomonych w kładze rzeczywstym czteropasmowego slnka relktancyjnego przełączalnego. Zameszczono wnosk dotyczące mplementacj wybranych algorytmów sterowana w kładze sterowana z zastosowanem kład FPGA. Abstract: Paper descrbes the problem of 4-phase swtched relctance motor SRM 8/6 control. The motor control system was bld based on Artx-7 XC7A35T-L1CSG324I FPGA modle. The se of the FPGA makes possble mplementaton not only basc control methods, bt also an advanced control methods whch, for example, allow to ncrease the motor otpt constant power range. In paper only the basc control methods of 4- phase swtched relctance motor were presented. Conclsons related to mplementaton chosen control methods n FPGA based system were gven. Słowa klczowe: SRM, FPGA, Artx-7, sterowane prądowe, sterowane napęcowe, PWM, sterowane jednoplsowe Keywords: SRM, FPGA, Artx-7, crrent control, voltage control, PWM, sngle-plse control 1. Wstęp Slnk relktancyjne przełączalne (ang. Swtched Relctance Motor - SRM) są maszynam o komtacj elektroncznej [1]. Prosta konstrkcja wrnka (brak magnesów zwojeń) czyną z tej maszyny alternatywne rozwązane dla wel aplkacj [2-5]. Znaczna lczba pblkacj pośwęcona jest zastosowan tych slnków w różnego rodzaj pojazdach [6,7]. Sterowane pracą slnka SRM polega na podawan mplsów zaslających poszczególne pasma w odpowednej kolejnośc w określonych chwlach czasowych. Wybór odpowednego kład mocy ma stotny wpływ na dokładność sterowana zyskane jak najlepszych parametrów pracy. Oprócz kład mocy bardzo ważnym elementem jest modł sterjący. Najczęścej do sterowana pracą kład napędowego stosje sę różnego rodzaj mkrokontrolery [8] bądź procesory DSP [9]. Jednak w wel przypadkach realzacj kładów sterowana są one zbyt wolne. Dlatego też w kładach napędowych stosje sę kłady FPGA (ang. Fast Programable Gate Array) [10]. Są to kłady o bardzo dżej szybkośc dzałana. Zaletą kładów FPGA jest dża elastycz- ność łatwość programowana oraz welowątkowość dzałana (poszczególne częśc program wykonją sę równolegle) [11]. W życ są równeż kłady sterowana, w których współpracją ze sobą zarówno kład FPGA jak kład procesorowy [12]. W pblkacj przedstawono kład sterowana slnka relktancyjnego przełączalnego z wykorzystanem modł FPGA Artx-7. Zastosowane tego kład możlwa mplementację podstawowych zaawansowanych metod sterowana slnkem SRM. Zakres pracy ogranczono do zaprezentowana podstawowych metod sterowana pracą slnka relktancyjnego przełączalanego, tj. sterowana jednoplsowego, sterowana napęcowego PWM oraz sterowana prądowego. 2. Obekt badań Obektem badań był czteropasmowy slnk relktancyjny przełączalny o konfgracj 8/6, którego geometrę pokazano na rysnk 1.

12 Maszyny Elektryczne - Zeszyty Problemowe Nr 3/2018 (119) + T1 D1 T3 D3 T5 D5 T7 D7 U DC C + Ph1 Ph2 Ph3 Ph4 _ D2 T2 D4 T4 D6 T6 D8 T8 Rys. 1. Geometra analzowanego czteropasmowego slnka relktancyjnego przełączalnego 3. Ops kład sterowana Głównym elementam składowym zaprezentowanego kład napędowego są: - modł FPGA Arty Artx-7 XC7A35T- L1CSG324I, - kład drverów tranzystorów mocy, - kład mocy, - przetwornk ADC, - slnk SRM z dołączonym enkoderem nkrementalnym, - modł sterowana - zestaw mplsatorów do stawana parametrów sterowana, - wyśwetlacz LCD. Na rysnk 2 przedstawano schemat blokowy kład sterowana badanego slnka SRM. Sterowane LCD Przetwornk ADC Układ sterowana tranzystorów Up1 Up2 U p3 Up4 Układ mocy pozycja Iph1 Iph2 Iph3 Iph4 SRM Enkoder nkrementalny Rys. 2. Schemat blokowy kład sterowana badanego slnka SRM Głównym elementem całego kład sterowana jest modł FPGA Arty Artx-7. Jego zadanem jest generowane mplsów sterjących załączających poszczególne pasma slnka. Odbywa sę to na baze sygnałów odnesena pozyskanych z dołączonych przetwornków pomarowych. Modłem pośrednczącym, zwększającym napęce z 3,3 V (napęce stan wysokego wyjść kład FPGA) do wartośc możlwającej pełne wysterowane tranzystorów mocy, jest zespół drverów. Jako kład mocy wykorzystano klasyczny półmostek typ H, którego schemat pokazano na rysnk 3. Rys. 3. Układ mocy badanego slnka SRM W kładze do pomar prąd wykorzystano przetwornk prądowe frmy LEM. Do przetworzena wartośc napęć wyjścowych przetwornków prąd na postać cyfrową wykorzystano 16-btowy, 8-kanałowy przetwornk analogowo-cyfrowy AD7606. Pomar kąta położena wał slnka oraz pomar prędkośc obrotowej odbywa sę z wykorzystanem 1024-btowego enkodera nkrementalnego frmy Hdenhen. Zmana welkośc sterjących, takch jak kąt załączena θ ON, kąt wyłączena θ OFF, prędkość zadana n odn oraz prąd odnesena I odn jest realzowana za pomocą dołączonych do kład FPGA mplsatorów. Wszystke wartośc welkośc potrzebnych do realzacj sterowana są wyśwetlane na dołączonym do kład FPGA wyśwetlacz LCD. 4. Ops kład sterowana część logczna Głównym elementem zaprezentowanego kład sterowana slnkem SRM jest modł ewalacyjny FPGA Arty Artx-7 frmy Dglent. Czynnkam decydjącym o wyborze takego sposob sterowana jest dża szybkość dzałana kładów FPGA (częstotlwość pracy kład Arty Artx-7 to 100 MHz), co ma znaczene zwłaszcza przy dżych prędkoścach obrotowych slnka. Dżą zaletą programów psanych dla FPGA jest ch modłowość, tzn. cały program może sę składać z modłów, które można na różne sposoby ze sobą łączyć konfgrować. Pozwala to na dowolne rozbdowywane tworzonych kodów programów, a ogranczenem są zasoby zastosowanego kład FPGA. Ponadto programowane ne jest zbytno skomplkowane. Poszczególne częśc (modły) realzowanych programów są wykonywane równolegle, co dodatkowo zwększa możlwośc kładów FPGA. Wszystke programy do obsłg prezentowanego w nnejszym opracowan kład sterowana slnka SRM zostały napsane w język Verlog. Podstawowym metodam sterowana slnka SRM są: - sterowane prądowe, - sterowane napęcowe PWM,

Maszyny Elektryczne - Zeszyty Problemowe Nr 3/2018 (119) 13 - sterowane jednoplsowe. IMP_D_A IMP_D_B ENK_A ENK_B ENK_Z ADC_DATA ADC_STER Ustawane współczynnka wypełnena PWM Blok obsłg enkodera Obsłga przetwornka ADC Obsłga LCD Blok wystawana mplsów bramkowych tranzystorów Blok reglacj prądów pasm Ustawane prąd odnesena Artx-7 FPGA LCD_DATA_STER PH1_TG PH1_TD PH2_TG PH2_TD PH3_TG PH3_TD PH4_TG PH4_TD IMP_ON_A IMP_ON_B IMP_OFF_A IMP_OFF_B IMP_Iodn_A IMP_Iodn_B Rys. 4. Blokowa strktra program realzjąca sterowane slnka SRM Na rysnk 4 przedstawono blokową strktrę program sterowana slnka SRM. Ten sam program może być też zastosowany przy realzacj sterowana jednoplsowego, napęcowego oraz prądowego. Wszystko zależy od wartośc stawonych współczynnków sterjących, tj. współczynnka wypełnena PWM (z zakres 0-99% - sterowane napęcowe) bądź prąd odnesena I odn (sterowane prądowe). W przypadk stawena współczynnka wypełnena D = 100% oraz wartośc prąd odnesena I odn powyżej maksymalnych wartośc prądów pasm zyskjemy sterowane jednoplsowe. Podstawowym blokem w strktrze przedstawonego program sterowana jest blok obsłg enkodera nkrementalnego. Jego zadanem jest odczyt położena wał oraz wartość prędkośc obrotowej slnka na baze trzech sygnałów z enkodera; ENK_A, ENK_B (dwa sygnały prostokątne przesnęte względem sebe o 90 ) oraz ENK_Z (znacznk pełnego obrot). Aby można było sterować w oparc o wartośc prądów poszczególnych pasm, sygnał analogowy z przekładnków prąd ms zostać przetworzony do postac cyfrowej. Odbywa sę to z wykorzystanem przetwornka ADC, który jest obsłgwany przez zamplementowany w programe modł. Zadanem blok stawena współczynnka PWM jest obsłga mplsatora mp_d. Na baze zman sygnałów wyjścowych tego mplsatora, t j. mp_d_a oraz mp_d_b tworzona jest wartość lczbowa współczynnka wypełnena sygnał sterjącego PWM. Wartość współczynnka wypełnena PWM, stawona wartość prąd odnesena oraz odczytane przez blok obsłg przetwornka ADC sterją blokem reglacj prądów pasm. Bardzo ważną częścą program jest blok wytwarzana mplsów bramkowych. Ma on za zadane wytworzene mplsów sterjących poszczególnym gałęzam kład mocy w zależnośc od położena wrnka oraz wartośc katów sterowana; kąta θ ON, kąta θ OFF, względnając równeż sygnały wytworzone przez blok reglacj prądów pasm. Wszystke welkośc w kładze są wyśwetlane na wyśwetlacz LCD dołączonym do modł FPGA. 5. Wynk badań Badana laboratoryjne zrealzowano w kładze, którego schemat przedstawono na rysnk 2. W ramach przeprowadzonych badań laboratoryjnych wyznaczono przebeg czasowe prądów oraz napęć w fnkcj czas t przy trzech sposobach sterowana pracą slnka, tj. sterowan napęcowym, sterowan jednoplsowym oraz sterowan prądowym. Na rys. 7 pokazano przebeg napęca prąd jednego pasma badanego slnka SRM 8/6 przy sterowan prądowym, kące załączena θ ON = 5, kące wyłączena θ OFF = 20 napęc zaslana U = 30 V. W tym przypadk badany slnk był dodatkowo obcążony, a wartość prąd odnesena I odn została stawona na pozome 1,6 A. Prędkość obrotowa slnka w tym przypadk wynosła 1100 obr/mn. Na rys. 8 pokazano przebeg prądów pasmowych w tym przypadk. Rys. 7. Przebeg czasowe napęca prąd przy sterowan prądowym

14 Maszyny Elektryczne - Zeszyty Problemowe Nr 3/2018 (119) ph1 ph2 ph3 ph4 Na rysnk 11 pokazano przebeg napęca prąd jednego pasma badanego slnka SRM 8/6 przy sterowan jednoplsowym, kące załączena θ ON = -5, kące wyłączena θ OFF = 20 napęc zaslana U = 30 V. Prędkość obrotowa wał slnka wynosła 5500 obr/mn. Na rysnk 12 pokazano przebeg prądów pasmowych w tym przypadk. Rys. 8. Przebeg czasowe prądów pasmowych przy sterowan prądowym Rys. 11. Przebeg czasowe napęca prąd przy sterowan jednoplsowym Rys. 9. Przebeg czasowe napęca prąd przy sterowan napęcowym PWM ph1 ph2 ph3 ph4 ph1 ph2 ph3 ph4 Rys. 12. Przebeg czasowe prądów pasmowych przy sterowan jednoplsowym Rys. 10. Przebeg czasowe prądów pasmowych przy sterowan napęcowym PWM Na rysnk 9 pokazano przebeg napęca prąd jednego pasma badanego slnka SRM 8/6 przy sterowan napęcowym, kące załączena θ ON = 0, kące wyłączena θ OFF = 20 napęc zaslana U = 30 V. Napęce pasma było modlowane sygnałem PWM o częstotlwośc f = 12,2 khz współczynnk wypełnena D = 60 %. Prędkość obrotowa slnka wynosła 2300 obr/mn. Na rysnk 10 pokazano przebeg wszystkch prądów pasmowych slnka. Analza przebegów czasowych prądów slnka czteropasmowego wykazje wpływ sprzężeń magnetycznych mędzypasmowych. W analzowanym przypadk są one dość stotne. Zastosowane w kładze sterowana kład FPGA możlwa korektę sterowana w paśme wykazjącym efekt sprzężeń mędzypasmowych. Należy jednak zaważyć, że efekt sprzężeń magnetycznych mędzypasmowych zależy od rodzaj zastosowanej konstrkcj. 6. Podsmowane W pracy przedstawono koncepcję bdowy kład napędowego slnka relktancyjnego przełączalnego z wykorzystanem kład FPGA jako głównego modł sterjącego. Zrealzowane prace pokazały ż kłady FPGA mogą z powodzenem być wykorzystane do sterowa-

Maszyny Elektryczne - Zeszyty Problemowe Nr 3/2018 (119) 15 na slnków SRM. Z wykorzystanem tych kładów mogą być tworzone algorytmy sterowana o różnym pozome skomplkowana. Zastosowane w strktrze kład napędowego slnka SRM FPGA daje możlwość zbdowana kład napędowego charakteryzjącego sę możlwe najlepszą sprawnoścą najmnejszym współczynnkem tętneń moment. 7. Lteratra [1]. T.J.E. Mller Electronc Control of Swtched Relctance Machnes Newnes, 2001. [2]. Jn-Yong Lm, Yn-Chl Jng, Sang-Yong Km, Jng-Chl Km Sngle Phase Swtched Relctance Motor for Vacm Cleaner, IEEE Internatonal Symposm on Indstral Electroncs (ISIE), pp. 1393-1400, 2001. [3]. Jn Hong, Hongsk Hwang, Jeonghyn Cho, Cheewoo Lee Desgn of a swtched relctance machne asssted by DC feld wndngs for a trbo blower, Energy Converson Congress and Exposton (ECCE), pp. 5573-5579, 2015. [4]. S. Kachapornkl. P. Somsr. R. Ppadbsn. N. Nlek. N. Chayoptak, Low cost hgh speed swtched relctance motor drve for spercharger applcatons, 15th Internatonal Conference on Electrcal Machnes and Systems (ICEMS), pp. 1-6, 2012. [5]. R. Gabor, P. Mynarek, M. Kowal, Koncepcja oblczena parametrów przełączalnego slnka relktancyjnego z wrnkem zewnętrznym do napęd rower, Przegląd Elektrotechnczny, Nr 93/2, 2017, [6]. Shem Sadan, Moez Gharan Swtched Relctance Machne For A Starter-Alternator Mcro- Hybrd Car Internatonal Conference on Control, Engneerng & Informaton Technology (CEIT), pp. 95-101, 2014 [7]. X. Wang; Z. Yang, T. Wang, D. He, Y. Ho, H. Cheng, G. Y Desgn of a wde speed range control strategy of swtched relctance motor for electrc vehcles IEEE Internatonal Conference on Informaton and Atomaton, pp. 295-299, 2015 [8]. B. Marce, ST62 mcrocontrollers drve home applance motor technology - applcaton note, : http://www.st.com. [9]. Qngqng Ma, Daqang B, Baomng Ge, Dgtal Control Isse of Hgh Speed Swtched Relctance Motor, IEEE Internatonal Symposm on Indstral Electroncs, pp. 641 646, 2012 [10]. P. Saravanan, R. Armgam, M. Senthl Kmaran FPGA Based Speed Control of SRM wth Optmzed Swtchng Angles by Self Tnng, Crcts and Systems 7, pp. 1530-1545, 2016. [11]. A. Stmpf, D. Elton, J. Devln, H. Lovatt, Benefts of an FPGA based SRM controller, 9th Conference on Indstral Electroncs and Applcatons (ICIEA), pp.12-17, 2014. [12]. M. Korkosz, A. Powrózek, P. Bogsz, System sterowana generatora relktancyjnego przełączalnego z zastosowanem procesora sygnałowego kład FPGA, Maszyny Elektryczne - Zeszyty Problemowe, Nr 3,, str. 69-73, 2015. Atorzy mgr nż. Marsz Pleck, mpleck@prz.ed.pl dr hab. nż. Marsz Korkosz prof. PRz mkosz@prz.ed.pl Poltechnka Rzeszowska Wydzał Elektrotechnk Informatyk l. W. Pola 2, 35-959 Rzeszów