Projektowanie bloków analogowych dla systemów VLSI (PROJEKT)

Transkrypt

1 Politechnika Warszawska Wydział Elektroniki i Technik Informacyjnych Instrukcja do przedmiotu Projektowanie bloków analogowych dla systemów VLSI (PROJEKT) PROJEKT WZMACNIACZA NISKOSZUMOWEGO LNA W TECHNOLOGII CMOS wersja dokumentu: 2.0 dr inż. Tomasz Borejko mgr inż. Michał Łukaszewicz Instytut Mikroelektroniki i Optoelektroniki WARSZAWA, kwiecień 2015 r.

2 Spis treści 1 WSTĘP WPROWADZENIE DO PROJEKTOWANIA UKŁADÓW ANALOGOWYCH Elektronika analogowa Projektowanie Etapy projektowania masek technologicznych układu analogowego Wpływ topografii na parametry układu UŻYCIE SYSTEMU CADENCE DO PRZYGOTOWANIA PROJEKTU Konfiguracja systemu Ważne uwagi dotyczące pracy w systemie Cadence Struktury danych w systemie cadence Biblioteka projektowa Tworzenie komórki Otwieranie utworzonych komórek Schemat elektryczny projektowanego układu Wprowadzenie schematu Układ testowy Symulacja elektryczna Topografia Projekt topografii Sprawdzanie reguł projektowych DRC Layout vs schematic LVS Ekstrakcja elementów pasożytniczych Symulacja z uwzględnieniem wyekstrahowanych elementów pasożytniczych PODSTAWOWE INFORMACJE O STOSOWANEJ TECHNOLOGII Informacje ogólne Reguły projektowania PROJEKT WZMACNIACZA NISKOSZUMOWEGO W TECHNOLOGII CMOS Informacje wstępne Proces projektowania schematu elektrycznego LNA Wybór punktu pracy tranzystora M Dodanie do układu indukcyjności LS i LG Dostrojenie LS Dostrojenie LG Projekt układu polaryzacji M Projekt stopnia kaskody M Projekt wyjściowego układu rezonansowego Zamiana idealnych elementów biernych na technologiczne Zestrojenie wyjściowego i wejściowego układu rezonansowego Weryfikacja parametrów macierzy S układu, jego NF i poboru prądu Symulacja czasowa Weryfikacja działania układu podczas zaburzeń PVT Symulacja rozrzutów dla skrajnych wartości parametrów (rozrzuty globalne) Symulacja losowych rozrzutów parametrów procesu (symulacja MC) Proces projektowania topografii masek produkcyjnych LNA Weryfikacja działania układu po ekstrakcji elementów pasożytniczych BIBLIOGRAFIA

3 Data aktualizacji: Copyright 2015 by Tomasz Borejko 3

4 1 WSTĘP 1 Celem ćwiczenia jest poznanie metod poprawnego projektowania scalonych układów analogowych. Projektowanie układu analogowego obejmuje wiele etapów, jednak z powodu ograniczeń czasowych nie wszystkie z nich będą wykonywane w trakcie tego laboratorium. Projekty wykonywane są przy użyciu profesjonalnego oprogramowania powszechnie stosowanego do projektowania układów scalonych: systemu cadence. System cadence ma zastosowanie we wszystkich etapach projektowania układu analogowego. System ten nie ma jednak charakteru oprogramowania dydaktycznego cechuje się wysokim stopniem złożoności, a jego efektywne wykorzystanie wymaga dużych umiejętności. Ćwiczenie dotyczy projektowania scalonych układów analogowych w oderwaniu od narzędzi wspomagających projektowanie, dlatego system cadence prezentowany jest w zakresie minimalnym. Ograniczenia czasowe wymuszają również zawężenie potencjalnie szerokiej tematyki ćwiczenia i sztucznego uproszczenie zagadnień projektowych. Zadania dotyczą tylko podstawowych bloków analogowych realizowanych w technologii CMOS. W technologii tej w zasadzie nie wykorzystuje się tranzystorów bipolarnych. Wybór technologii cyfrowej do realizacji układów analogowych nie jest sztuczny jest to technologia prostsza, tańsza (mniej warstw), dająca większe uzyski produkcyjne w stosunku np. do technologii BiCMOS. Znaczna część współczesnych układów analogowych realizowana jest w technologii cmos. Do najważniejszych wiadomości i umiejętności niezbędnych do wykonania ćwiczenia należą: podstawowa znajomość układów analogowych, ze szczególnym uwzględnieniem prostych bloków funkcjonalnych zbudowanych z tranzystorów MOS; znajomość technologii cmos w zakresie niezbędnym do korzystania z edytora topografii (zależności między warstwami projektowymi, a fizycznymi maskami technologicznymi); umiejętność zaprojektowanie urządzenia elektrycznego (tranzystora, rezystora, kondensatora, połączenia) przy użyciu abstrakcyjnych warstw projektowych; umiejętność tworzenia dokumentacji technicznej; elementarne doświadczenie w pracy w systemie linux/unix w środowisku graficznym X window (praktyczna obsługa graficznego interfejsu użytkownika, interpretator poleceń csh/zsh, system plików); podstawowa znajomość języka angielskiego. Niniejsza instrukcja omawia pobieżnie tylko niektóre z powyższych tematów, pomijając pewne ważne zagadnienia związane z edycją topografii i symulacją układów. Kolejne rozdziały zawierają ogólne omówienie projektowania układów analogowych oraz opis wybranych fragmentów systemu cadence. Ostatni rozdział zawiera opis ćwiczenia projektowego w oparciu o blok wzmacniacza RF. 1 Rozdziały 1, 2, 3 na podstawie: K. Opalska, A. Dawidziuk, Instrukcja do przedmiotu ELEKTRONIKA 3 (LABORATORIUM) Projektowanie analogowych układów scalonych, PW-ISE, Warszawa, listopad 2000 r. 4

5 2 WPROWADZENIE DO PROJEKTOWANIA UKŁADÓW ANALOGOWYCH 2.1 Elektronika analogowa Potoczne wyobrażenia dotyczące układów analogowych są kształtowane przez media i reklamy, które często bazują na łączeniach znaczenia słowa cyfrowy z określeniami dobry, nowoczesny, niezawodny. Rozwiązania cyfrowe są lepsze od przestarzałych, złych, niemodnych rozwiązań analogowych. Tego typu uproszczenia często bywają nieprawdziwe. Istnieją bowiem układy całkowicie analogowe i bardzo nowoczesne. Świat, w którym żyjemy, nie zawsze da się opisać przy użyciu wyłącznie dwóch wartości. Część zjawisk fizycznych ma charakter ciągły. Wyniki pomiarów zwykle trzeba przetwarzać do postaci cyfrowej. Układy analogowe takie jak przetworniki a/c i c/a stają się niezbędne. Oprócz nich w systemie elektronicznym zwykle znajduje się generator i zasilacz dwa klasyczne przykłady urządzeń analogowych. Świat elektroniki analogowej na tym się nie kończy. Co prawda komputery analogowe nie stały się bardzo popularne (jak dotąd), ale rozwój systemów analogowych umożliwił stworzenie wielu nowych urządzeń, w tym urządzeń powszechnego użytku. Drobnym przykładem są telefony komórkowe, które istnieją dzięki miniaturyzacji systemów analogowych (radiowych). Fakt, że nazywamy te urządzenia cyfrowymi wynika z metody przesyłania danych, a nie z konstrukcji. Rozwiązania cyfrowe są niezwykle istotne. Sprowadzenie problemu do dziedziny zer i jedynek znacznie ułatwia projektowanie i umożliwia zastosowanie znanych metod optymalizacji. Nawet w układzie cyfrowym na pewnym poziomie projektowania trzeba zająć się zagadnieniami takimi jak rozprowadzenie masy, zasilania, zegara o wysokiej częstotliwości; wprowadzić bufory gwarantujące odpowiednią szybkość zmian sygnału cyfrowego przy danym obciążeniu wejściami innych bloków; zabezpieczyć bramki tranzystorów wejściowych przed przebiciem, czy też zabezpieczyć układ przed wchodzeniem w stany niepożądane (np. zjawisko latchup) lub przegrzaniem. W praktyce problemów tego typu występuje więcej i wszystkie one należą do dziedziny zagadnień analogowych. Złe rozwiązanie tych problemów powoduje ograniczanie parametrów użytkowych cyfrowego układu scalonego, co jest szczególnie widoczne w projektowaniu układów zaawansowanych technologicznie i pracujących w dużych częstotliwościach. Istnieje też obszerna klasa problemów, do których należą wspomniane już układy radiowe, układy czujników itp., które najefektywniej rozwiązuje się projektując układy scalone analogowo-cyfrowe. To, czy projekt wymaga stosowania rozwiązań analogowych zależy od problemu. W wielu sytuacjach projektant nie wyjdzie poza warstwę abstrakcji projektu logicznego, a układ fizyczny zostanie wykonany poprzez zaprogramowanie odpowiedniego układu programowalnego. W przypadku bardziej skomplikowanym, system wspomagający projektowanie wygeneruje maski produkcyjne układu scalonego. Jeśli jednak projekt wymaga ręcznego budowania układu, nawet z gotowych bloków funkcjonalnych, to znajomość zagadnień analogowych okaże się niezbędna. 2.2 Projektowanie Metodyka projektowanie układów analogowych różni się od projektowania układów cyfrowych. Przede wszystkim procesu projektowania nie da się przeprowadzić na poziomie abstrakcyjnym, niezwiązanym z technologią. W przypadku sygnałów analogowych należy uwzględniać takie zagadnienia jak błąd związany z ich przetwarzaniem, czy zakłócenia. Jeśli zadanie projektowe jest postawione bardzo ogólnie, na przykład jako zestaw równań opisujących dynamikę potrzebnego urządzenia, to przed projektantem staje konieczność wyboru technologii, sposobu fizycznej reprezentacji sygnału (może być on przetwarzany jako prąd, napięcie, częstotliwość, różnica faz, itd.) oraz opracowania schematu elektrycznego. Każdy problem można rozwiązać na wiele sposobów: dwa urządzenia mogą być zgodne funkcjonalnie, a zasadniczo różnić się schematem elektrycznym. Decyzja o wyborze jednego z rozwiązań jest podejmowana na podstawie różnych kryteriów (koszt, niezawodność, dokładność, itp.). W przypadku projektów analogowych nie da się formalnie wykazać, że wybrany układ jest optymalny być może drobna zmiana 5

6 schematu elektrycznego i technologii dałaby lepsze wyniki. Co najwyżej można znaleźć optymalne parametry elementów przy zadanym układzie elektrycznym. Wiele zagadnień projektowych mających duży wpływ na parametry układu, nie da się opisać formalnie (np. sposób prowadzenia zasilania i masy). Pozostaje metoda prób i błędów jakość projektu w dużej mierze zależy od doświadczenia i umiejętności projektanta. Scalony układ analogowy można zbudować korzystając wyłącznie z gotowych komórek analogowych dostarczonych w formie biblioteki, lub też zdecydować się na pełny projekt w stylu full custom. Koszty projektowania analogowego są znaczne, dlatego dające najlepsze rezultaty projekty full custom są opłacalne przy dużych seriach produkcyjnych. Nie zawsze jednak postawiony problem da się rozwiązać przy wykorzystaniu komórek standardowych, stąd czasem nawet w przypadku produkcji kilku egzemplarzy układu konieczne będzie jego pełne projektowanie. Dotyczy to w szczególności układów eksperymentalnych lub układów do celów specjalnych. Wdrożenie do produkcji układu scalonego jest poprzedzane wyprodukowaniem co najmniej dwóch serii testowych układu. Wraz z projektem pierwszej serii testowej opracowuje się metody testowania oraz system testujący. Przeprowadzone pomiary służą skorygowaniu schematu elektrycznego i topografii układu. Dopiero poprawne rezultaty pomiarów parametrów drugiej (lub kolejnej) serii testowej pozwalają zakwalifikować układ do produkcji. Taka technika projektowania jest czasochłonna, testy drugiej serii próbnej kończą się nie wcześniej jak w kilka miesięcy od rozpoczęcia prac projektowych. Warto zwrócić uwagę, że projektowany układ musi być testowalny, czyli wyniki pomiarów muszą dawać możliwość diagnozowania błędów. Między innymi oznacza to, że dokumentacja techniczna projektu musi być kompletna, zrozumiała i aktualna. Zagadnienie związane z testowalnością i testowaniem serii próbnych wykraczają poza ramy tego ćwiczenia Etapy projektowania masek technologicznych układu analogowego Proces projektowania masek technologicznych układu analogowego składa się z następujących etapów: 1. opracowanie schematu elektrycznego, 2. symulacja elektryczna, 3. projekt topografii, 4. sprawdzenie czy topografia spełnia reguły projektowania, 5. porównanie topografii ze schematem elektrycznym, 6. ekstrakcja schematu elektrycznego z topografii, 7. symulacja elektryczna układu otrzymanego w wyniku ekstrakcji z topografii. Zwykle najbardziej pracochłonnym etapem pracy nad projektem jest opracowanie odpowiedniego schematu elektrycznego. Układ musi działać zgodnie z założeniami projektowymi i dać się wykonać w wybranej technologii. Zwykle rozpatruje się wiele różnych rozwiązań układowych, przewidując możliwości zmian układu, gdy parametry uzyskane w wyniku symulacji po ekstrakcji elementów pasożytniczych okażą się niezadowalające. Ważną cechą układu jest jego odporność na rozrzut parametrów należy co najmniej sprawdzać działanie układu dla przypadków skrajnych, a o ile jest to możliwe należy również przeprowadzić symulacje statystyczne. Przy symulacji elektrycznej ważne jest użycie odpowiednich modeli wszystkich elementów, które zwykle są dostarczane przez właściciela fabrykę półprzewodników. W typowych sytuacjach, w dziedzinie czasu, różnice między wynikami symulacji, a wynikami pomiarów mogą przekraczać 10%, nawet jeśli projektant nie popełni żadnego błędu. Obliczenia punktu pracy i symulowane charakterystyki częstotliwościowe zazwyczaj lepiej zgadzają się z rzeczywistością. Problem braku odpowiednich modeli elementów aktywnych (głównie tranzystorów) pojawia się w projektach nietypowych i bywa dotkliwy w projektach eksperymentalnych (rozwojowych). 6

7 2.2.2 Wpływ topografii na parametry układu Na prawidłowe działanie układu analogowego duży wpływ ma sposób zaprojektowania topografii. Dobry schemat elektryczny powinien być zorientowany na topografię : jednym z kryteriów wyboru schematu urządzenia i parametrów elektrycznych elementów musi być łatwość tworzenia topografii. Każdy schemat elektryczny można wykonać na wiele (nieskończenie wiele) sposobów. Nie każda topografia jest prawidłowa. Istnieje wiele inżynierskich reguł praktycznych, których stosowanie pozwala na poprawę parametrów układu. Najważniejsze z nich są omówione poniżej. Masa i zasilanie. W projektowaniu ścieżek zasilania i masę warto przestrzegać następujących zasad: Zasilanie i masę należy doprowadzać ścieżkami o niskiej rezystancji ścieżki muszą być odpowiednio szerokie, uwzględnić należy również rezystancję kontaktów. Ścieżki zasilające nie powinny być prowadzone w pobliżu źródeł zakłóceń. Elementy, które mają pracować w tych samych warunkach powinny być zasilane z tego samego źródła i znajdować się blisko siebie. Elementy będące źródłem silnych zakłóceń (np. szybko przełączane układy cyfrowe pobierające znaczny prąd) powinny być zasilane z oddzielnego źródła niż układy wrażliwe na zakłócenia. W najprostszym przypadku układu scalonego, który zawiera część cyfrową i część analogową potrzebny będzie podwójny zestaw wejść zasilających: masa i zasilanie analogowe oraz masa i zasilanie cyfrowe. W przypadkach bardziej skomplikowanych konieczne będzie zastosowanie wielu oddzielnych wejść zasilających. Źródła zakłóceń. Należy wydzielić odrębne miejsca na bloki wrażliwe na zakłócenia ( analogowe ) i będące źródłem zakłóceń ( cyfrowe ). Bloki takie powinny znaleźć się jak najdalej od siebie. Zwykle separuje się je tzw. pierścieniami ochronnymi. Układ może źle funkcjonować ze względu na pasożytnicze sprzężenia zwrotne między wyjściem i wejściem. Z tego względu elementy wyjściowe powinny znaleźć się jak najdalej wejścia, linie prowadzące sygnały wejściowe i wyjściowe powinny być odległe bądź odizolowane. Szczególnej ochrony przed zakłóceniami wymagają węzły o dużej impedancji. Rys. 1. Oznaczenia warstw w rysunkach topografii Rys. 2. Tworzenie pierścienia ochronnego 7

8 Pierścienie ochronne. Ich podstawowe funkcje to: eliminacja zakłóceń przenoszonych przez podłoże; zapewnienie jednakowej polaryzacji podłoża wokół elementu; zapobieganie zjawisku zatrzaskiwania (latch up). Pierścień ochronny jest wykonany z dyfuzji tego samego typu co kontakt do podłoża (np. n+ dla wyspy typu n i p+ dla podłoża typu p). Tworzenie pierścienia pokazano na rys. 2: na podłożu typu p jest umieszczany pierścień z dyfuzji p+. Równomierną polaryzację pierścienia zapewniają równomiernie rozłożone kontakty do metalu, których powinno być tak dużo jak to jest możliwe. Ścieżki zasilające powinny mieć odpowiednio małą rezystancję, zapewniającą wymagane tłumienie zakłóceń. Zwiększanie szerokości pasa dyfuzji zwiększa tłumienie zakłóceń. Pierścień pokazany na rys. 2 musi być spolaryzowany najniższym napięciem występującym w układzie. Element lub blok chroniony powinien znaleźć się wewnątrz pierścienia. Elementy jednakowe. Własności użytkowe układu scalonego powinny być zależne od wartości względnych parametrów poszczególnych elementów. Z tego względu często spotykanym wymaganiem projektowym jest konieczność wykonania elementów o identycznych parametrach. Przykładem takiego układu jest proste zwierciadło prądowe pokazane na rys. 3. Jeśli w obu gałęziach wyjściowych tego układu mają płynąć prądy o tej samej wartości, to tranzystory M2 i M3 muszą mieć identyczne parametry (zakładamy, że obie gałęzie wyjściowe mają identyczne obciążenie). Elementy, które mają mieć identyczne parametry muszą: znajdować się jak najbliżej siebie; mieć te same rozmiary (w sytuacji idealnej wystarczyłby ten sam stosunek długości do szerokości); mieć taką samą orientację geograficzną (tzn. aby nanieść jeden element na drugi musi wystarczyć operacja przesunięcia, a nie przesunięcia z obrotem); oraz mieć identycznie spolaryzowane podłoże, czyli mieć takich samych sąsiadów (często w tym celu wprowadza się do topografii dodatkowe elementy, które są zbędne z punktu widzenia schematu elektrycznego); lub być otoczone pierścieniem ochronnym wymuszającym polaryzację podłoża. Rys. 3. Proste zwierciadło prądowe schemat elektryczny 8

9 Rys. 4. Tranzystory o identycznych parametrach Na rysunku 4 znajduje się 6 tranzystorów o identycznym stosunku w/l, a więc o podobnych parametrach. Zgodnie z powyższymi zasadami należy oczekiwać, że najbardziej zbliżone będą parametry tranzystorów M5 i M6. Są to tranzystory duże i leżące blisko siebie. Dokładność wykonania elementów rośnie wraz z rozmiarami elementu. Duże tranzystory są mniej wrażliwe na stochastyczne zmiany brzegów poszczególnych warstw (np. w wyniku podtrawień masek). Zmiany parametrów poszczególnych warstw wywołane np. niejednorodnością domieszkowania będą mało widoczne w elementach umieszczonych blisko siebie. Tranzystor M4 różni się od tranzystora M3 orientacją. Zaburzenia topografii wynikające np. z przemieszczania się masek względem siebie inaczej będą zmieniały parametry tych tranzystorów. Topografię układu z rys. 3 pokazano na rys. 5. Może się okazać, że tranzystory M2 i M3 mają różne parametry z powodu niejednakowo spolaryzowanego podłoża (tranzystor M3 ma tylko jednego sąsiada). W celu zapewnienia identycznych warunków pracy można zastosować topografię z rys. 6. Dodatkowy tranzystor M4 polaryzuje podłoże w wymagany sposób i powinien być obciążony tak samo jak tranzystory M2 i M3. W celu zachowania identycznych parametrów elementów często wprowadza się pierścień ochronny wokół każdego z nich (rys. 7), co zapewnia dokładnie takie same warunki spolaryzowania podłoża, przy jednoczesnym tłumieniu zakłóceń. Pierścienie ochronne, podobnie jak same elementy, muszą mieć identyczną topografię. Stosowanie pierścienia ochronnego wokół każdego tranzystora jest zabiegiem bardzo kosztownym (ze względu na zwiększenie powierzchni, szczególnie dla małych tranzystorów, por. rysunek), ale mimo to często spotykanym w układach analogowych. Rys. 5. Topografia zwierciadła prądowego wersja 1 Rys. 6. Topografia zwierciadła prądowego wersja 2 9

10 Rys. 7. Tranzystor z pierścieniem ochronnym Na rysunku 7 pomiędzy tranzystorem a pierścieniem znajduje się wolne miejsce na kontakty VIA (metal 1 metal 2) umożliwiające podłączenie ścieżek metalu 2 do tranzystora. Do dołączenia tranzystora można użyć metalu 1 robiąc przerwę w metalu pierścienia (nie należy przerywać pierścienia dyfuzji). Istnieją specjalnie opracowane rozwiązania topografii różnych bloków funkcjonalnych, które gwarantują dużą odporność tych układów na błędy wynikające z niedokładności procesu technologicznego. Szkolnym przykładem jest topografia pary tranzystorów wejściowych wzmacniacza różnicowego MOS. Każdy z tranzystorów pary jest podzielony na dwa tranzystory (takie, że ich łączna szerokość jest równa szerokości tranzystora pierwotnego, długość bez zmian) połączone równolegle. Sposób podziału jednego tranzystora pokazano na rys. 8. Każdy z czterech tranzystorów umieszcza się na wierzchołku prostokąta, przy czym tranzystory połączone równolegle znajdują się na wierzchołkach przeciwległych, co pokazano na rys. 9 (w celu uproszczenia rysunku pominięte zostały połączenia źródeł, drenów i bramek). Otrzymana topografia o symetrii środkowej cechuje się względnie małą wrażliwością na błędy technologiczne, takie jak zaburzenia domieszkowania. Rys. 8. Rozbudowana topografia tranzystora Rys. 9. Dwa tranzystory w układzie ze środkiem symetrii 10

11 Regularność i symetria. Tworzone bloki powinny mieć regularne kształty bloki funkcjonalne powinny być prostokątami, z wejściami i wyjściami na brzegach. Stosowanie jednakowych, symetrycznych, powtarzalnych elementów i bloków może: znacznie zmniejszyć pracochłonność tworzenia topografii (dzięki możliwości kopiowania tych samych kształtów); zwiększyć efektywność wykorzystania powierzchni układu (zmniejszyć koszt produkcji układu); eliminować wpływ rozrzutów i elementów pasożytniczych. Gdyby układ był zbudowany wyłącznie z tranzystorów o jednakowych rozmiarach, to tworzenie topografii byłoby bardzo proste. Wystarczy tranzystory umieścić w regularnej siatce prostokątnej (dzieląc je na dwie grupy różniące się typem przewodnictwa), a potem dorysować połączenia. Wymaganie jednakowości rozmiarów tranzystorów jest bardzo silnym ograniczeniem, którego w typowych układach nie da się spełnić. Można to ograniczenie złagodzić, ograniczając się wyłącznie do jednakowości modułów, z których budowane są tranzystory. Metodę budowania tranzystorów z modułów pokazano na rys. 10. Na rysunku tym znajdują się trzy tranzystory M1, M2 i M3 o jednakowych (w przybliżeniu) parametrach W/L, przy czym tranzystor M2 jest zbudowany z dwóch modułów, a tranzystor M3 z trzech modułów (dla uproszczenia na rysunku pominięto połączenia drenów w M2 i M3 oraz źródeł w M3). Jedna z praktycznych reguł tworzenia układów o łatwej topografii wygląda następująco: schemat elektryczny może zawierać tylko tranzystory o szerokościach będących wielokrotnością modułu podstawowego; moduły tranzystorów należy rysować w regularnej siatce prostokątnej z podziałem na dwie grupy (przewodnictwo typu n i p); po rozmieszczeniu tranzystorów należy dorysować odpowiednie połączenia. Rysunek 10 jest ilustracją zmniejszania pasożytniczych pojemności źródeł i drenów. Pojemność źródła lub drenu zależy liniowo od powierzchni obszaru dyfuzji tworzącej źródło lub dren. Budowanie tranzystora z modułów powoduje uwspólnianie obszaru źródeł i drenów. Tranzystor M2 z rys. 10 ma źródło o powierzchni dwukrotnie mniejszej od powierzchni źródła tranzystora M1. Należy więc oczekiwać, że pojemność związana z powierzchnią źródła będzie w tranzystorze M2 dwa razy mniejsza niż w tranzystorze M1. Powierzchnia (i pojemność) drenu nie ulega zmianie. Analogicznie w tranzystorze M3 pojemności źródła i drenu wynoszą ok. 2/3 odpowiednich pojemności w tranzystorze M1. Połączenia i kontakty. Poprawne działanie układu zależy nie tylko od właściwego prowadzenia ścieżek rozprowadzających zasilania. Podstawową zasadą jest przesyłanie wszystkich sygnałów ścieżkami o jak najmniejszej rezystancji, wszędzie, gdzie jest to możliwe. Z zasady tej wynika np. sposób umieszczania kontaktów na pierścieniu ochronnym na rys. 2. Kontakty mają być rozmieszczone możliwie często i równomiernie, ponieważ rezystancja ścieżki z dyfuzji zwykle jest znacznie większa od rezystancji ścieżki z metalu. Równomierne rozmieszczanie jak największej liczby kontaktów istotne jest również w przypadku dołączania drenów i źródeł szerokich tranzystorów (np. tranzystor M1 na rys. 10) oraz bramek. 11

12 Rys. 10. Dzielenie tranzystora Połączenie wykonane polikrzemem takie jak na rys. 11 w wielu wypadkach będzie błędem. Wąska ścieżka polikrzemowa ma wysoką rezystancję. Sygnał sterujący bramkami tranzystorów dołączony do kontaktu przy tranzystorze M1a będzie przeładowywał pojemność bramki M1b poprzez rezystancję ścieżki polikrzemowej. Przy dużej częstotliwości sygnału tranzystor M1b będzie pracował zupełnie inaczej niż tranzystor M1a. Do elementów symetrycznych należy doprowadzać sygnał w sposób symetryczny. Połączenia prowadzone polikrzemem są dopuszczalne jedynie do przesyłania sygnałów napięciowych (nigdy prądu!) na niewielkie odległości. Prowadząc połączenia należy dążyć do tego, żeby były one jak najkrótsze. Szczególnie krótkie powinny być połączenie między węzłami o wysokiej impedancji ze względu na ich wrażliwość na zakłócenia (z wyjątkiem integrowania anteny w topografię układu). Podsumowanie. Wyżej wymienione reguły mają charakter bardzo ogólnych zaleceń. Ich stosowanie może, ale nie musi, mieć wpływ na działanie układu. Niestety, w wielu wypadkach wpływ ten można określić wyłącznie doświadczalnie. Wynika to z braku narzędzi umożliwiających symulację wpływu drobnych zmian topografii na działanie układu. 12

13 Rys. 11. Błędne łączenie polikrzemem 3 UŻYCIE SYSTEMU CADENCE DO PRZYGOTOWANIA PROJEKTU 3.1 Konfiguracja systemu Podczas projektu wykorzystywane są następujące elementy systemu Cadence i Mentor Graphics: Program virtuoso zapewniający dostęp do następujących narzędzi, używanych w trakcie ćwiczenia: edytor schematów elektrycznych Virtuoso Schematic, edytor topografii Virtuoso Layout, środowisko symulacyjne Virtuoso Analog Design Environment, symulator układów elektrycznych Spectre, pliki biblioteczne związane z wykorzystywaną technologią (technologia UMC 65 nm) Program Calibre umożliwiający weryfikację zaprojektowanej topografii masek u.s. Dodatkowo można korzystać z systemu pomocy dostępnego w systemie cadence, zawierający podręczniki wszystkich programów narzędziowych, a także dane ogólne o organizacji i konfiguracji systemu. Wywołać pomoc można dwojako: albo wydając z terminala polecenie cdnshelp& albo przyciskając (myszą oczywiście) przycisk help w dowolnym oknie. Konfiguracja systemu nie jest częścią ćwiczenia, do studenta należy tylko wykonanie odpowiednich programów, które ją ustalają (patrz niżej). Kolejność działań: 1. Przy pierwszym zalogowaniu się do dowolnego komputera w pracowni stacji roboczych linux (po otrzymaniu hasła od prowadzącego zajęcia) należy zainicjalizować swoje konto, tzn.: (a) uruchomić terminal (b) wykonać polecenie: /lab/pssa/labsetup.sh 13

14 Efektem tych czynności jest utworzenie katalogu projektu z odpowiednimi plikami inicjalizacyjnymi dla Cadence a. 2. Teraz można przejść do katalogu projektowego i uruchomić system cadence poleceniem: cd projekt65 source tech virtuoso & Wykonanie polecenia virtuoso z & powoduje uruchomienie systemu w tle, dzięki czemu można w dalszym ciągu używać okna terminalowego. UWAGA: Po każdym kolejnym zalogowaniu lub bo ponownym otwarciu terminala lub zakładki nie trzeba wywoływać polecania source tech. Polecenia po każdym kolejnym zalogowaniu to: cd projekt65 virtuoso & Efektem polecenia virtuoso jest otworzenie niewielkiego okna nazywanego CIW (Command Interpreter Window). Z okna CIW wywołuje się różne programy służące zarówno do bardziej szczegółowej konfiguracji, organizacji swoich danych, jak i do projektowania układu. W tym samym oknie pokazują się informacje o stanie aktualnie wykonywanych czynności (np. komunikaty o błędach), dlatego warto mieć to okno stale otwarte. Jednocześnie otwarte zostało okno pod tytułem What s new in Nie zawiera ono istotnych dla studentów informacji, więc proponujemy je zamknąć z opcją, żeby się już więcej nie pojawiało (View Off at Startup; File Close). Czynnością kończącą inicjalizację cadence a może być (opcjonalne, ale użyteczne) zwiększenie liczby ostatnich czynności, które można odwołać (undo limit). W tym celu należy wywołać w oknie CIW: Options User Preferences, a następnie suwakiem ustawić nową wartość Undo Limit. Wybór (tak jak każdy następny w dowolnym oknie) należy potwierdzić przyciskiem OK lub Apply. 3.2 Ważne uwagi dotyczące pracy w systemie Cadence 1. W każdym edytorze wyjście z trybu wcześniej wybranego polecenia następuje po wciśnięciu klawisza Esc. 2. Nie wolno modyfikować żadnych fragmentów bibliotek za pomocą innych narzędzi niż te, które wchodzą w skład pakietu cadence. 3. Wszystkie okna należy zamykać odpowiednimi poleceniami systemu cadence najczęściej są to opcje Window Close, File Close Window albo File Exit. NIE NALEŻY używać polecenia X-Windows Quit. 4. Uwaga na wpisywane w formularzach liczby, zwłaszcza określające geometrię topografii: przedrostki typu u (mikro), m (mili) itd. są bardzo ważne ich pominięcie powoduje, że cadence przeskalowuje wszystko na metry (!), a to z kolei grozi zawieszeniem całego systemu. 5. Należy co jakiś czas zapisywać projekt na dysku zdarza się, że system cadence się zawiesza, co grozi utratą efektów własnej pracy. 3.3 Struktury danych w systemie cadence Wszelkie dane w systemie cadence przechowywane są w bibliotekach (library). Rozróżnia się 3 typy bibliotek (wszystkie mają tę samą strukturę): 1. Biblioteki referencyjne zawierające dobrze zdefiniowane elementy standardowe używane do 14

15 konstrukcji własnych projektów w projekcie używane są biblioteki umc65ll, basic, analoglib; 2. Biblioteki projektowe zawierające układy projektowane przez użytkowników; 3. Biblioteki technologiczne zawierające dane o konkretnej technologii. Aby korzystać przy projektowaniu z informacji technologicznych (konieczne przy projekcie topografii!) należy przyporządkować (attach) wszelkie używane biblioteki referencyjne 2 i projektowe do właściwych bibliotek technologicznych. Biblioteki dostępne użytkownikowi (wraz ze ścieżkami dostępu) zapisane są w pliku cds.lib. Standardowa postać tego pliku jest dostępna dla studentów w ramach wstępnej konfiguracji i, a sposób jego modyfikacji opisano w rozdz Biblioteki składają się z komórek (cell). Taka sama struktura danych (komórka) może zawierać zarówno schemat czy topografię podukładu, jak i np. schemat układu testującego. Każda komórka (library) może mieć różne typy (view). Biblioteka może zawierać wiele komórek o tej samej nazwie, ale różnych typów. W projekcie używane są następujące typy komórek (poniższa klasyfikacja jest czysto umowna, cadence traktuje wszystkie typy komórek w ten sam sposób): 1. typy podstawowe, tworzone przy użyciu edytorów graficznych: schematic tworzony automatycznie przez Virtuoso Schematic, zawiera schemat elektryczny układu (patrz rozdz. 3.4); layout tworzony automatycznie przez Virtuoso Layout, zawiera topografię układu (patrz rozdz w przygotowaniu); 2. typy pomocnicze bądź złożone, powstałe w wyniku różnych operacji na komórkach podstawowych: symbol tworzony z komórki typu schematic, umożliwia wstawienie zawartości danej komórki do innej w sposób blokowy/hierarchiczny; calibre zawiera komórkę wyekstrahowaną z topografii układu łącznie z elementami pasożytniczymi, gotową do użycia podczas symulacji układu testowego (patrz rozdz w przygotowaniu); config zawiera konfigurację układu złożonego, składającego się z komórek różnych typów np. schematic i calibre (patrz rozdz w przygotowaniu). System działa wykorzystując podstawowy obiekt jakim jest komórka, wybierając właściwy jej typ w zależności od kontekstu. Dlatego ważne jest, żeby wszystkie typy jednej komórki były przyporządkowane tej samej komórce. W praktyce oznacza to, że schemat i topografię należy tworzyć dla tej samej komórki utworzenie nowej komórki dla projektu topografii może utrudnić wykonanie zadania Biblioteka projektowa w przygotowaniu Tworzenie komórki w przygotowaniu 2 Biblioteki referencyjne używane w ćwiczeniu są już przyporządkowane do właściwych bibliotek technologicznych. 15

16 3.3.3 Otwieranie utworzonych komórek Po wykonaniu procedury tworzenia danego typu komórki (patrz wyżej) następuje jej automatyczne otwarcie tzn. uruchomienie graficznego edytora odpowiednio schematów lub topografii. Przy kolejnych wywołaniach systemu cadence, kiedy właściwe komórki już istnieją, ich otwieranie wymaga wykonania sekwencji: z okna CIW: Tools Library Manager; w oknie Library Manager, po wybraniu właściwej komórki i jej typu: File Open lub przyciśnięcie środkowego klawisza myszy i Open Uwaga: Otwierać do edycji można tylko komórki z własnej biblioteki projektowej, inne (z bibliotek referencyjnych) można otworzyć tylko do odczytu Read Only. 3.4 Schemat elektryczny projektowanego układu Wprowadzenie schematu Schemat elektryczny zaprojektowanego układu wprowadza się graficznie w oknie edytora Virtuoso Schematic. Najczęściej używane w tym etapie polecenia opisano poniżej 3 : Add Component (skrót i) Polecenie umożliwia umieszczenie na schemacie gotowych komórek z elementami elektrycznymi. W projektach laboratoryjnych należy posługiwać się komórkami z biblioteki umc65ll typu symbol. Każda komórka wstawiona do schematu posiada właściwości (properties), można przeprowadzać ich modyfikację uruchamiając polecenie Edit Properties Object. Edit Properties Object (skrót q) Po wskazaniu kursorem myszy pożądanego element otwiera się formularz, którego zawartość można edytować. W przypadku tranzystorów MOS należy ustawić zmienne w i l, czyli odpowiednio szerokość i długość kanału. Add Wire(narrow) (skrót w) Służy do wykonywania połączeń pomiędzy elementami układu. Uwaga w jednym punkcie nie powinno zbiegać się więcej niż 2 połączenia. Add Pin (skrót p) Służy do tworzenia końcówek wejściowych i wyjściowych. W formularzu, który pojawia się po wywołaniu powyższej komendy należy wpisać nazwę końcówki oraz wybrać jej rodzaj (wejściowa, wyjściowa lub dwukierunkowa). Dla czytelności schematu zalecane jest, żeby końcówki wejściowe znajdowały się po lewej, a wyjściowe po prawej stronie rysunku. typowe polecenia edycji: przesuwanie Edit Move (skrót M) 3 Warto zwracać uwagę, jakie skróty klawiaturowe odpowiadają najczęściej stosowanym poleceniom. Korzystanie ze skrótów wydatnie zmniejsza czas potrzebny na wykonanie projektu. 16

17 usuwanie Edit Delete (skrót del) kopiowanie Edit Copy (skrót c) cofanie polecenia Edit undo (skrót u) Po wykonaniu rysunku należy projekt zapisać na dysku (Design Save lub Design Check and Save. Zalecane jest użycie opcji Check and Save, która oprócz zapisu powoduje również sprawdzenie poprawności elektrycznej schematu. Rezultat weryfikacji wyświetlony jest w oknie CIW. Jeśli w trakcie weryfikacji zostały znalezione ewidentne lub potencjalne błędy w schemacie (errors lub warnings), to w oknie Virtuoso Schematic migają markery ich opis można znaleźć po wybraniu opcji Check Find Marker (skrót g), a usuwa się przez Check Delete All Markers. Informacje na temat edytora schematu są zawarte w pomocy pod hasłem Schematic Design Entry. Można je również uzyskać wciskając przycisk Help w oknie Virtuoso Schematic Układ testowy w przygotowaniu 3.5 Symulacja elektryczna w przygotowaniu 3.6 Topografia Projekt topografii Przygotowanie projektu topografii należy rozpocząć od stworzenia, dla danej komórki, pliku (w oprogramowaniu Cadence zwanego view) typu layout. Dokonujemy tego poprzez wybranie w edytorze schematu elektrycznego polecenia Lunch Layout GXL. Pojawi się okno, w którym wybrać należy opcję stworzenia nowego layoutu (Create New) oraz konfigurację automatyczną (Automatic). W kolejnym oknie możliwe jest wybranie komórki projektowej, dla której tworzony jest projekt topografii oraz jego nazwę. Automatycznie wybrana będzie komórka, która jest aktualnie otwarta w edytorze schematu. Domyślna nazwa pliku z projektem topografii to layout. W tym momencie możliwa jest zmiana tej nazwy, natomiast zaleca się pominięcie tego kroku. Rys. 12. Okna dialogowe, wraz z zalecanymi opcjami, pojawiające się podczas tworzenia pliku z projektem topografii. 17

18 Po kliknięciu OK w drugim oknie dialogowym na ekranie pojawi się już okno edytora topografii. Na górze okna widoczne jest bogate menu umożliwiające uruchomienie każdej funkcji, która dostępna jest w edytorze topografii. Poniżej górnego menu oraz na dole ekranu widoczne są paski z wypełnione ikonami będącymi skrótami do wybranych funkcji edytora. Każda z funkcji, która może zostać uruchomiona poprzez naciśnięcie ikony, może także zostać wybrana przy użyciu górnego menu. Funkcje programu można także uruchamiać za pomocą skrótów klawiszowych. Skrót klawiszowy przypisany do danej funkcji może zostać odczytany po odszukaniu tej funkcji w górnym menu. Rys. 13. Wybrane funkcje edytora topografii wraz z przypisanymi do nich skrótami klawiszowymi. Na tym etapie, dla wygody projektanta, zalecana jest aktywacja 4 dodatkowych elementów w interfejsie graficznym edytora topografii: Window Toolbars Align zbiór funkcji dzięki którym projektant w szybki sposób może ustawiać względem siebie obiekty na topografii. Aby tego dokonać należy na topografii zaznaczyć dwa obiekty lub więcej i wybrać jedną z ikon pokazujących pożądany sposób ustawienia ich względem siebie. Dodatkową opcją jest wpisanie odległości w pionie i poziomie, jakie zachowane będą miedzy obiektami. Window Assistants Property Editor okno w interfejsie graficznym, w którym wyświetlane będą właściwości aktualnie zaznaczonego obiektu, bądź obiektów. Z poziomu tego okna możliwa jest także edycja tych właściwości. Window Assistants Annotation Browser okno w którym projektant może na bieżąco kontrolować stan połączeń między obiektami na topografii układu. W oknie tym wyświetlane są niewykonane do tej pory połączenia, możliwe jest także zaznaczenie opcji, która spowoduje pokazanie tych połączeń na projektowanej topografii. 18

19 Rys. 14. Annotation Browser oraz niewykonane połączenia wyświetlane na topografii układu. Window Assistants Wire Assistant okno z poziomu którego projektant może wybrać domyślną szerokość ścieżek prowadzony w wybranej warstwie, sposób umiejscowienia VIA w stosunku do prowadzonych połączeń, minimalną liczbę tworzonych VIA oraz inne opcje związane z projektowaniem na topografii przewodzących ścieżek. Na tym etapie należy ustawić minimalną liczbę stawianych VIA (Min Num Cuts) na 2. 19

20 Rys. 15. Okno Wire Assistant. Minimalną liczbę stawianych VIA (Min Num Cuts) należy ustawić na 2. Kolejnym krokiem jest wygenerowanie na projekcie topografii wszystkich elementów znajdujących się na schemacie elektrycznym. Wygenerowane zostaną nie tylko wszystkie znajdujące się na schemacie przyrządy półprzewodnikowe, ale także porty. Porty na topografii są generowane jako mały kwadrat wybranej w trakcie generacji warstwy (np. metal 1) oraz powiązana z nim etykieta. Aby wygenerować elementy na projekcie topografii należy wybrać funkcję: Connectivity Generate All From Source. Pojawi się okno dialogowe, w którym należy wybrać OK bez dokonywania żadnych zmian. Wspomnieć także należy o bardzo ważnym elemencie, który domyślnie jest widoczny w interfejsie graficznym edytora topografii. Elementem tym jest Paleta. Jest to okno, w którym wypisane są wszystkie dostępne w danym procesie technologicznym warstwy. W oknie tym projektant wybiera warstwę, w której chce narysować dany kształt, bądź też poprowadzić połączenie. Przed przystąpieniem do projektowania topografii, dla wygody projektanta zalecane jest zaznaczenie na Palecie opcji Used, która spowoduje, że widoczne będą jedynie warstwy, które na layoucie są już użyte, przez co cala Paleta stanie się o wiele 20

21 czytelniejsza. Należy także odznaczyć widoczność (Visibility) następujących warstw SYMBOL MMSYMBOL oraz SUBSTRATE drawing. Rys. 16. Okno Palety Poniżej przedstawione oraz opisane zostaną funkcje oraz procedury najczęściej wykorzystywane podczas projektowania topografii: Rysowanie kształtu prostokątnego: Create Shape Rectangle (skrót r ) najpierw należy z Palety wybrać warstwę, w której dany kształt ma być narysowany. Przenoszenie obiektów: Edit Move podczas przenoszenia obiektu, po wciśnięciu klawisza F3 możliwe jest edytowanie opcji przenoszenia (procedura ta odnosi się do większości funkcji dostępnych w edytorze topografii, nie tylko do funkcji Move). W szczególności, projektant zainteresowany jest edycją opcji Snap Mode, która pozwala wybrać kierunki, w których możliwe jest przeposzczenie elementu (np. anyangle, diagonal, horizontal). Wstawianie VIA: CreateVIA (skrót o ) po wybraniu tej funkcji pojawia się okno dialogowe, w którym wybrać można pożądane parametry VIA takie, jak np. warstwy, między którymi chcemy 21

22 postawić VIA (Via Definition), ilość rzędów oraz kolumn etc. Za pomocą tej funkcji projektant może także wstawiać kontakty do polaryzacji podłoża typu P oraz wyspy typu N Via Definition odpowiednio M1_PSUB oraz M1_NWEL. Wstawianie pierścienia ochronnego kontaktów do podłoża lub wyspy: Create Multipart Path po wybraniu tej opcji i wciśnięciu klawisza F3 projektant może wybrać m.in. rodzaj kontaktów w pierścieniu ochronnym (MPP Template N-Tap oraz P-Tap to kontakty odpowiednio do wyspy oraz podłoża) i szerokość projektowanego pierścienia. Rysowanie pierścienia należy zacząć poprzez naciśniecie lewego klawisza myszy, kolejne naciśnięcie lewego klawisza daje możliwość zmiany kierunku w którym rysowany jest kształt. Zakończenie rysowania kształtu jest możliwe poprzez naciśniecie klawisza ENTER. Wstawienie połączenia: Create Wiring Wire (skrót p ). Wybranie tej opcji daje możliwość narysowania ścieżki na warstwie która aktualnie wybrana jest w Palecie. Ścieżkę rysuje się podobnie jak pierścień ochronny, z tą różnicą, że za pomocą klawisza SPACE projektant ma możliwość zmiany warstwy, na której ścieżka jest rysowana. Naciśniecie klawisza SPACE spowoduje pojawienie się okna dialogowego, z którego projektant wybiera rodzaj VIA, który zostanie wstawiony, a co za tym idzie wybiera warstwę, na której ma zamiar kontynuować rysowanie danej ścieżki. Rysowanie linijki Tools Create Ruler (skrót k ) pozwala na dokładne odmierzanie odległości na projekcie topografii. Skrót klawiszowy SHIFT+k spowoduje usunięcie wszystkich linijek znajdujących się na projekcie topografii Odpowiedni wybór warstw dla portów tak jak zostało to powiedziane wcześniej, porty na topografii generowane są jako kwadratowy kształt danej warstwy i powiązana z nim etykieta. W technologii umc65 projektant musi zadbać o to, by wspomniany kwadratowy kształt zbudowany był z wybranej przez projektanta warstwy o rodzaju drawing np. ME1 drawing (bądź ME1 drw), a etykieta powinna być zbudowana z analogicznej warstwy z przyrostkiem _CAD o rodzaju text np. ME1_CAD text (bądź ME1_CAD TEX). Warstwę, z której zbudowany jest dany obiekt projektant może zmieniać z poziomu okna właściwości tego obiektu (należy zaznaczyć dany obiekt i nacisnąć klawisz q ), bądź z poziomu uruchomionego wcześniej Property Editor a. Rys. 17. Okno właściwości zaznaczonej etykiety wraz z aktywnym Property Editor em. 22

23 3.6.2 Sprawdzanie reguł projektowych DRC W czasie wykonywania projektu topografii zalecane jest cykliczne sprawdzanie, czy spełnione są reguły projektowe dla danej technologii, czyli tzw. DRC (ang. Design Rules Checking). W przypadku omawianego laboratorium wspomniane reguły sprawdzane będą za pomocą narzędzia Calibre. Aby przystąpić do weryfikacji poprawności reguł projektowych należy wybrać z górnego menu edytora topografii polecenie Calibre Run DRC. W kolejnym kroku należy wczytać plik konfiguracyjny /lab/pssa/drc.set. Następnym krokiem jest usunięcie z listy sprawdzanych reguł tych, które testują czy gęstość ułożenia konkretnych warstw (ang. Density) na projekcie topografii mieści się w pożądanym zakresie. Reguły te są sprawdzane podczas projektowania topografii na wyższym poziomie hierarchii niż blok, który obecnie jest projektowany. W celu wyłączenia wspomnianych reguł należy wybrać z górnego menu Setup Select Checks, w prawym oknie odznaczyć następujące grupy reguł: DIFF_DENSITY, POLY_DENSITY, METAL_DENSITY, L2_DENSITY, a następnie zamknąć to okno. Rys. 18. Okno wyboru sprawdzanych reguł projektowych. Odznaczone zostały grupy reguł sprawdzające gęstość występowania konkretnych warstw (Density). Procedura sprawdzania reguł projektowych uruchamiana jest guzikiem Run DRC. Jako efekt sprawdzania pojawią się dwa nowe okna. Pierwsze z nich to DRC Summary Report, w którym projektant może sprawdzić m.in. to w jakiej konfiguracji sprawdzanie reguł zostało uruchomione, które reguły były sprawdzane oraz ile błędów zostało wygenerowanych (linia TOTAL DRC Results Generated na końcu raportu). Ważniejszym jest jednak okno drugie - RVE, w którym znajduje się lista błędów znalezionych podczas sprawdzania. Dodatkowo po dwukrotnych kliknięciu na numer błędu narzędzie wskaże projektantowi na edytorze topografii miejsce w którym dany błąd występuję. Równocześnie opis danego błędu widoczny jest w dolnej części okna RVE. Posiadając te dwie informacje (czyli opis błędu oraz miejsce jego wystąpienia) 23

24 projektant jest w stanie wprowadzić poprawki. Po wprowadzeniu poprawek należy po raz kolejny wykonać sprawdzanie, aż do momentu, gdy projekt topografii nie będzie zawierał żadnych błędów. Rys. 19. Okno raportu o błędach DRC wraz z opisem przykładowego błędu oraz zaznaczonym, na edytorze topografii, miejscem jego wystąpienia Layout vs schematic LVS Kolejnym krokiem, po zaprojektowaniu topografii zgodnie z regułami DRC, jest zweryfikowanie tego, czy projekt topografii odpowiada projektowi schematu elektrycznego. Innymi słowy mówiąc, projektant musi się upewnić, czy wszystkie elementy na topografii są połączone ze sobą w sposób zdefiniowany na schemacie elektrycznym oraz, czy nie ma rozbieżności między wymiarami odpowiadających sobie przyrządów na schemacie oraz topografii. Do tego celu służy narzędzie o nazwie Layout vs Schematic (LVS), które także wchodzi w skład oprogramowania Calibre. Aby uruchomić LVS w oknie topografii należy wybrać: Calibre Run LVS. W kolejnym oknie, podobnie jak w przypadku DRC, wczytujemy plik konfiguracyjny znajdujący się pod ścieżką /lab/pssa/lvs.set. Po wczytaniu pliku konfiguracyjnego, należy nacisnąć guzik Run LVS. Jako wynik działania programu, ponownie projektant otrzyma dwa okna jedno z raportem LVS oraz drugie z interaktywnym wynikiem sprawdzania. Jeśli wynik sprawdzania jest prawidłowy ikona przy Comparsion Results będzie przedstawiać zieloną, uśmiechniętą buźkę, w przeciwnym przypadku ikona będzie smutna i czerwona, a w interaktywnym oknie będzie można odnaleźć informację o błędach znalezionych przez oprogramowanie. W tym momencie wspomnieć należy, że ze względu na charakter testu LVS, informacje o błędach bardzo często są jedynie wskazówkami, którymi projektant powinien się kierować. Rzadko zdarza się, ze informacja zwrotna, tak jak przy sprawdzaniu DRC, będzie bardzo szczegółowym opisem zarówno rodzaju znalezionego błędu, jak i miejsca jego wystąpienia. 24

25 Rys. 20. Interaktywne okno raportu LVS. Rysunek prezentuje pozytywny wynik testu Ekstrakcja elementów pasożytniczych Po zaprojektowaniu topografii zgodnej z regułami DRC oraz LVS należy przystąpić do wykonania ekstrakcji elementów pasożytniczych z topografii. Pozwoli to projektantowi uwzględnić w symulacji dodatkowe wartości pojemności oraz rezystancji i dzięki temu możliwe będzie poprawienie schematu elektrycznego w taki sposób, aby wyniki otrzymane z symulacji uwzględniającej obecność elementów pasożytniczych, mieściły się w specyfikacji projektowanego bloku. Narzędzie do ekstrakcji elementów pasożytniczych uruchomić należy za pomocą Calibre Run PEX. Następnie wczytać należy plik konfiguracyjny /lab/pssa/pex.set. Po tym należy przejść do zakładki Outputs i upewnić się, że Extraction Mode ustawiony jest na xrc, a Extraction Type na R+C+CC, co oznacza, że z topografii wyekstrahowane zostaną pasożytnicze rezystancje, pojemności oraz pojemności sprzęgające. Następnie należy otworzyć zakładkę PEX Options Netlist i upewnić się, czy pole Ground node name jest aktywne i czy jest w nim wpisana nazwa węzła masy użyta w projektowanym układzie (np. GND). Kolejny krok to uruchomienie ekstrakcji poprzez naciśnięcie guzika Run PEX. Po zakończeniu pierwszej części procedury pojawi się okno dialogowe Calibre View Setup. W tym oknie projektant może wybrać różne opcje dotyczące tego, w jaki sposób oprogramowanie zapisze wyniki ekstrakcji elementów pasożytniczych. W przypadku tego laboratorium należy upewnić się czy Calibre View Type ustawione jest na schematic oraz czy wpisana jest zalecana nazwa nowego pliku, czyli calibre. 25

26 Rys. 21. Okno Calibre View Setup wraz z zalecanymi ustawieniami. W dalszej kolejności należy kliknąć OK. Proces tworzenia pliku calibre view zostanie zakończony wraz z pojawieniem się okna dialogowego z informacjami o błędach oraz ostrzeżeniach, które pojawiły się podczas pracy programu. Oczywistym jest fakt, że pożądaną przez projektanta sytuacją jest ta, gdy obie wartości (a w szczególności informacja o ilości błędów) przyjmują wartość zero. Jako efekt działania programu, w bibliotece projektowe pojawi się nowy plik, o wybranej wcześniej nazwie, który będzie schematem elektrycznym zaprojektowanego wcześniej układu, powiększonym o wyekstrahowane elementy pasożytnicze. Schemat ten nie będzie już tak, czytelny jak jego podstawowa wersja (bardzo duża ilość elementów pasożytniczych, połączenia przez nazwy) jednak w dalszym etapie projektowania umożliwia ewentualne zmiany wartości elementów, co dla projektanta bywa niezwykle pomocne. 26

27 Rys. 22. Przykładowy plik calibre view. Ilustracja przedstawia jedynie mały fragment całego schematu elektrycznego, z widoczną dużą ilością pasożytniczych rezystorów Symulacja z uwzględnieniem wyekstrahowanych elementów pasożytniczych W celu uruchomienia symulacji, która uwzględniać będzie wyekstrahowane z topografii elementy pasożytnicze należy w oknie środowiska symulacyjnego ADEL (lub w oknie testu w środowisku ADEXL) wybrać Setup Environment. W otwartym oknie dialogowym należy w polu Switch View List, przed wartością schematic dopisać nazwę wygenerowanego wcześniej pliku wynikowego narzędzia PEX (w przypadku tego laboratorium jest to calibre). Okno należy zamknąć za pomocą przycisku OK, a następnie przystąpić do uruchomienia symulacji pamiętając o konieczności wygenerowania nowej netlisty można w tym celu np. użyć przycisku Netlist And Run. Rys. 23. Okno Environment Options. W celu symulacji z uwzględnieniem elementów pasożytniczych w polu Switch View List przed wartością schematic należy dopisać calibre. 27

28 4 PODSTAWOWE INFORMACJE O STOSOWANEJ TECHNOLOGII 4.1 Informacje ogólne w przygotowaniu 4.2 Reguły projektowania w przygotowaniu 28

29 5 PROJEKT WZMACNIACZA NISKOSZUMOWEGO W TECHNOLOGII CMOS 5.1 Informacje wstępne Celem projektu jest zapoznanie się z techniką projektowania wzmacniacza niskoszumowego LNA, nazywanego w dalszej części LNA (ang. Low Noise Amplifier) w nanometrowej technologii CMOS do scalonego odbiornika radiowego. Realizując zadanie student będzie mógł poznać całą ścieżkę projektową, jako projektant bloków analogowych dla systemów VLSI. LNA jest pierwszym blokiem w torze odbioru radiowego. Jego zadaniem jest zapewnienie małego współczynnika szumów, przy na tyle dużym wzmocnieniu, aby szumy kolejnych stopni odbiornika były do pominięcia. Na początku pierwszych zajęć projektowych prowadzący zada specyfikację bloku: Częstotliwość środkową f 0, Model tranzystorów model, Napięcie zasilania V DD, Pozostałe parametry są wspólne dla wszystkich projektów: Impedancja wejściowa Z IN = 50 Ω, Wzmocnienie G 15 db, Izolacja S db, Dopasowanie wejścia i wyjścia S 11, S db, Współczynnik szumów NF 3 db, Powierzchnia układu i pobór prądu brak wymagań. Następnie na podstawie specyfikacji trzeba dobrać wartości elementów we wzmacniaczu (architektura jest narzucona z góry: wzmacniacz w układzie wspólnego źródła zdegenerowanej kaskody). Po przeprowadzeniu szeregu symulacji i ostatecznym wyborze wartości elementów aktywnych i pasywnych trzeba będzie zaprojektować topografię masek produkcyjnych metodą full custom, która odpowiada opracowanemu schematowi ideowemu. Ostatnim etapem pracy będzie weryfikacja topografii bloku LNA oraz symulacja układu z uwzględnieniem dodatkowych elementów pasożytniczych wyekstrahowanych z topografii oraz ponowne zestrojenie układu. W ramach zajęć należy wykonać projekt LNA w profesjonalnym środowisku projektowym Virtuoso firmy Cadence Design Systems, wykorzystując technologie firmy UMC (United Microelectronics Corporation) o wymiarze charakterystycznym 65 nm. Do weryfikacji topografii zostanie użyty pakiet Calibre firmy Mentor Graphics. 5.2 Proces projektowania schematu elektrycznego LNA W niniejszym rozdziale krok po kroku został przedstawiony praktyczny sposób projektowania LNA. Kolejne kroki tego rozdziału są jednocześnie opisem przebiegu ćwiczenia, których właściwe wykonanie znacznie przyspieszy wykonanie postawionego zadania i pozwoli usystematyzować wiedzę z zakresu projektowania scalonych układów RF. Przed przystąpieniem do zajęć projektowych należy przygotować sobie kalkulator oraz notes do wykonywania odręcznych obliczeń, których udokumentowanie będzie elementem sprawozdania z projektu. Rysunek 1 przedstawia schemat ideowy projektowanego wzmacniacza. Przerywanymi liniami oznaczono płaszczyzny dopasowania LNA do źródła sygnału (anteny) oraz obciążenia. Źródło polaryzacji IREF znajduje się poza projektowanym blokiem. W praktyce każdy złożony u.s. ma dedykowany blok wytwarzający i rozprowadzający prądy polaryzujące do różnych podbloków. 29

30 V DD L D C D C 2 V OUT M 1 R L V IN C 0 L G M 0 V DD I REF R B I BIAS M 2 L S Rys. 24. Schemat ideowy (z obwodem zasilania) pojedynczego wzmacniacza RF w układzie kaskody Kolejność czynności projektowych do wykonania (projekt schematu elektrycznego): 1. Wybór punktu pracy tranzystora M0. 2. Dodanie do układu indukcyjności LS i LG.. 3. Dostrojenie LS. 4. Dostrojenie LG. 5. Projekt układu polaryzacji M0. 6. Projekt stopnia kaskody M1. 7. Projekt wyjściowego układu rezonansowego. 8. Zamiana idealnych elementów biernych na technologiczne. 9. Zestrojenie wyjściowego i wejściowego układu rezonansowego. 10. Weryfikacja parametrów macierzy S układu, jego NF i poboru prądu. 11. Symulacja czasowa. 30

31 5.2.1 Wybór punktu pracy tranzystora M0 Na podstawie częstotliwości środkowej, parametrów modelu używanych w projekcie tranzystorów oraz napięcia zasilania układu należy obliczyć wymiary tranzystora M0 na podstawie wzoru 5.1 [1]. Dla nowoczesnych technologii o małym wymiarze charakterystycznym wymiary tranzystora uzyskanego przy pomocy wzoru 2.1 są bardzo duże. W starszych technologiach korzystano z minimalnej możliwej długości kanału, ponieważ współczynnik szumów wzmacniacza Fmin ω/ωt. We współczesnych nanometrowych technologiach CMOS możliwe jest osiągnięcie dużych wartości ft nie tylko dla tranzystorów o minimalnej długości kanału. Dlatego warto sprawdzić, czy możliwe jest osiągnięcie małych wartości współczynnika NF dla tranzystorów o większym L niż Lmin. Przy pierwszym projekcie LNA proponuje przyjąć L = Lmin. (UWAGA: Podczas projektu PSSA będą używane tylko tranzystory 12_LL_LVT i 12_LL_RVT) 1 W 3 0LC ox Rs, (5.1) gdzie: ω0 pulsacja częstotliwości środkowej: ω0 = 2πf0, L długość kanału tranzystora, Cox pojemnością tlenku bramkowego na jednostkę powierzchni, Rs rezystancja źródła sygnału: Rs = Z IN = 50 Ω. Znając model tranzystora należy obliczyć Cox na podstawie wzoru 5.2 używając parametrów modelu używanego tranzystora z tabeli 1. Tab. 1. Podstawowe parametry tranzystorów MOS dla technologii CMOS UMC 65 nm gdzie: LVT tran. niskonapięciowy o obniżonym napięciu progowym (Low Threshold Voltage), RVT tran. niskonapięciowy o normalnym napięciu progowym (Regular Threshold Voltage), HVT tran. niskonapięciowy o podwyższonym napięciu progowym (High Threshold Voltage), 25_ tran. wysokonapięciowy (grubotlenkowy), nf liczba równoległych bramek/ palców tranzystora, W/L wymiary kanału tranzystora, VDD maksymalne napięcie zasilania ±10%, Tox elektryczna grubość tlenku bramkowego, Lmin minimalna długość kanału tranzystora, VTH napięcie progowe tranzystora N/P kanałowego o podanych wymiarach (nf*w/l), µ0 ruchliwość nośników w kanale tranzystora, częstotliwość graniczna tranzystora N/P kanałowego o podanych wymiarach (nf*w/l). FT Model T=25 C, TT 12_LL_LVT nf*w/l=8*1µ/lmin 12_LL_RVT nf*w/l=8*1µ/lmin 12_LL_HVT nf*w/l=8*1µ/lmin 25_LL nf*w/l=8*4µ/lmin V DD [V] 1,2 1,2 1,2 2,5 T ox N/P [Å] 26/27,5 26/27,5 26/27,5 62/64,2 L min [µm] 0,06 0,06 0,06 0,24 V TH N/P [V] 0,431/-0,44 0,526/-0,491 0,633/-0,601 0,583/-0,532 µ 0 N/P [cm 2 /Vs] 290/ / / /126 F T N/P [GHz] 142/82,5 138,5/85,3 129,7/70,4 43,5/22,7 31

32 0 SiO2 Cox, (5.2) Tox gdzie: ε0 przenikalność elektryczna próżni: 8, [F/m], εsio2 przenikalność elektryczna tlenku krzemu: 3,9; Następnie trzeba obliczyć napięcie efektywne Veff i polaryzujące bramkę Vgs wg wzorów 5.3 i 5.4: V eff gml, (5.3) C 0 oxw Vgs VTH Veff, (5.4) gdzie: transkonduktancja M1, którą przyjmujemy arbitralnie: 40 ms, gm Teraz należy zweryfikować obliczony punkt pracy symulacyjnie w środowisku cadence. Po uruchomieniu pakietu Virtuoso (roz. 3.1, p. 2) należy przekopiować preinstalowaną bibliotekę projektu. W tym celu w oknie Library Manager, po wybraniu biblioteki PSSA: Edit Copy. Rys. 25. Kopiowanie biblioteki projektowej W oknie Copy Library (rys. 25) w pole To Library należy wpisać PSSAxx (gdzie xx jest numerem w nazwie użytkownika loginie). W Options należy włączyć Update Instances: i wybrać Of New Copies Only. Potwierdzić przyciskiem OK. W oknie New Library potwierdzić przyciskiem OK. Stworzona kopia będzie modyfikowana na kolejnych etapach projektu. Następnie należy otworzyć do edycji reprezentację Schematic komórki lna sim z biblioteki projektowej PSSAxx (rys. 26). 32

33 Rys. 26. Schemat środowiska do symulacji LNA Otwarte okno zawiera schemat środowiska weryfikacyjnego bloku LNA, tzw. test bench, z którego uruchamiamy program do sterowania symulacją elektryczną. W tym celu w oknie edytora schematu wybieramy Launch ADE L. Dla przyspieszenie prac projektowych zostały przygotowane stany analizy dla kolejnych etapów pracy, które konfigurują niezbędne ustawienia programu ADE. Aby wczytać ustawienia do symulacji OP (punktu pracy) należy w oknie ADE wybrać Session Load State. W oknie Loading State w polu State należy wybrać spectre_op i potwierdzić przyciskiem OK. Okno ADE jest podzielone na trzy części (rys. 27): Design Variables zawierającej zmienne parametry używane w symulacjach, Analyses do ustawiania rodzaju wykonywanych symulacji elektrycznych oraz Outputs gdzie są wybrane obserwowane przebiegi i wartości. Rys. 27. Okno do sterowania symulacją elektryczną Aby wygodniej obserwować obserwowane wartości analizy OP i SP warto zmniejszyć szerokość ostatniej kolumny w polu Outputs (Save Options) i poszerzyć kolumnę Value. 33

34 Otwarty schemat (rys. 26) zawiera symbol projektowanego bloku LNA, źródła zasilania i prądu referencyjnego oraz pobudzenia układu w postaci portu wejściowego, będącego źródłem sygnału o rezystancji wejściowej 50 Ω. LNA będzie obciążony portem wyjściowym lub rezystorem. Pozostałe elementy będą używane na kolejnych etapach symulacji. Aby przeprowadzić symulację OP tranzystora M0 o wyznaczonych wymiarach należy wejść w głąb hierarchii schematu elektrycznego poprzez dwukrotne kliknięcie symbolu wzmacniacza. Schemat lna_op został już wstępnie narysowany. Należy zaznaczyć symbol i otworzyć jego właściwości (skrót q). Na początku należy zmienić rodzaj tranzystora na zadany przez prowadzącego poprzez naciśnięcie przycisku Browse, a następnie w oknie Library Browser po włączeniu przełącznika Show Categories wybrać: umc65ll/mos/n_*rf/symbol gdzie N_*RF to zadany rodzaj tranzystorów w projekcie. To okno wyboru można schować naciskając Close. Następnie należy wprowadzić obliczone wymiary w pozycję: Gate Finger Width (szerokość jednego palca tranzystora: fw), Gate Length (długość kanału tranzystora: l), Gate Finger Number (ilość palców tranzystora: fn) i Multipier (mnożnik: m). Ponieważ tranzystory RF są modelowane w pewnym ograniczonym zakresie wymiarów to obliczoną szerokość należy zrealizować jako m równolegle połączonych tranzystorów wielopalczastych o fn palcach, każdy o szerokości fw (w = m * (fn * fw). Mnożnik m trzeba ustalić na 10 ponieważ na dalszym etapie projektu zbudujemy układ polaryzacji za pomocą lustra prądowego o takim mnożniku. Ilość palców w miarę możliwości powinna być parzysta gdyż zapewnia to nieco mniejsze pojemności pasożytnicze obszarów D/S do podłoża. Przykładowo tranzystor o szerokości W = 420 µm można zrealizować jako 10 (m) tranzystorów po 6 (fn) palców i 7 µm (fw) szerokości każdy: 10 * 6 * 7 µm = 420 µm (rys. 28). Po ustawieniu parametrów należy zatwierdzić je przyciskiem OK. Rys. 28. Okno edycji właściwości elementu schematu (tranzystora RF) W przypadku projektów z napięciem zasilania 2,5 V warto zmienić DC Voltage źródła napięcia VDS (V0) na 600 mv aby zbliżyć warunki polaryzacji układu do rzeczywistych w końcowym układzie. 34

35 Po skończeniu edycji schematu należy wybrać: File Check and Save a w oknie ADE ustawić prawidłowe napięcie zasilania (Vdd), napięcie bramki (Vgs) i częstotliwość środkową (Fo). Symulację uruchamiamy wybierając w ADE: Simulation Netlist and Run ( zielona strzałka ). Po symulacji OP należy skorygować wyliczenie napięcie polaryzującego bramkę Vgs wg wzoru 5.4 używając VTH obliczonego przez symulator (z pola Outputs w ADE) gdzie dla naszego tranzystora o zadanych wymiarach W/L i ponownie zasymulować układ z nową wartością Vgs. Należy spisać zasymulowany punkt pracy tranzystora (wartości: gm, cgs, cgd, ids, vth), które posłużą do obliczenia wejściowego obwodu rezonansowego Dodanie do układu indukcyjności LS i LG Należy wyjść ze schematu lna_op wybierając w edytorze Edit Hierarchy Return ( niebieska strzałka up ) i edytując właściwości instancji I_lna (zaznaczyć i klawisz q) podmienić Cell Name na lna_zin (rys. 29). Rys. 29. Okno edycji właściwości elementu schematu (instancji I_lna) W ten sposób podmieniamy symulowany podblok na układ zawierający tranzystor M1 i cewki. Tak jak poprzednio po zmianie schematu należy na poziomie lna sim wybrać: File Check and Save. Po wejściu do komórki lna_zin trzeba zmienić tranzystor na taki sam jak zastosowany w poprzedniej komórce lna_op. Zamiast zmieniać od nowa jego parametry najszybciej jest: skasować na schemacie lna_zin tranzystor, otworzyć z Library Manager a schemat lna_op i przekopiować gotowy tranzystor M0 w docelowe miejsce. Należy pamiętać o ustawieniu takiej samej wartości źródła napięcia VDS (V0) jak przy symulacji OP. Na końcu należy wczytać stan analizy spectre_spzin. Po wgraniu nowych ustawień do ADE należy dwa razy kliknąć na linię analizy SP i po ukazaniu się okna ustawień wpisać częstotliwość środkową w linii Add Specific Points (np. 16G) oraz ewentualnie zwiększyć zakres analizy. W oknie Stop wpisać 20G dla projektów na pasmo Ku. UWAGA: Należy koniecznie zachować nazwę M0 dla tranzystora stopnia wzmacniacza, aby w panelu Outputs okna ADE wyświetlały się prawidłowe wartości punktu pracy tego tranzystora. Teraz nasze środowisko symulacyjne jest gotowe do przeprowadzania małosygnałowej analizy SP (części macierzy rozproszenia odpowiadającej za dopasowanie wejścia LNA). 35

36 Przed uruchomieniem symulacji SP trzeba obliczyć początkowe wartości obydwu cewek na podstawie zasymulowanego punktu pracy. Impedancja widziana od strony wejścia jest opisana wzorem 5.5 (rys. 30): Z in 2 1 g 0 1 mls gml L g Ls C s gs j 0Lg j0ls j. (5.5) j 0Cgs Cgs Cgs 0Cgs L G M 0 V IN Z IN C GS L S Rys. 30. Impedancja LNA widziana na wejściu układu Wartość Ls należy tak dobrać, aby część rzeczywista impedancji wejściowej była równa impedancji źródła sygnału (50 Ω). Następnie wartość Lg dobierana jest tak, aby część urojona impedancji wyjściowej dla częstotliwości pracy wzmacniacza była równa 0. Innymi słowy, dodane cewki mają niwelować wpływ pojemności pomiędzy bramką a źródłem tranzystora na wejściu wzmacniacza. Zachowanie dopasowania wejścia układu S11 w zależności od wartości cewek ilustruje rys. 31. Rys. 31. Dopasowanie wejścia układu w płaszczyźnie Z na wykresie Smitha [2] 36

37 Najpierw obliczamy indukcyjność w źródle Ls wg wzoru 5.6: RsCgs Ls, (5.6) gm gdzie: Cgs pojemność pomiędzy bramką a źródłem: z analizy OP, transkonduktancja tranzystora: z analizy OP. gm Następnie obliczamy indukcyjność w bramce Lg wg wzoru 5.7: L g 10 LsCgs, 2 (5.7) C 0 2 gs Po wprowadzeniu obliczonych wartości obydwu cewek do odpowiadających im zmiennych w ADE uruchamiamy symulator. Po zakończeniu symulacji SP zostanie otwarte okno z zawierające wykres Smitha unormowany do 50 Ω oraz charakterystyki częstotliwościowe impedancji wejściowej (rys. 32). Rys. 32. Dopasowanie wejścia układu Należy zmienić skalę częstotliwości z liniowej na logarytmiczną. W tym celu należy dwukrotnie kliknąć na oś x, co spowoduje wywołanie okna z właściwościami osi. Należy w zakładce Scale włączyć Scale Options = Log (rys. 33). Aby sprawdzić na jakiej częstotliwości cześć rzeczywista impedancji wejściowej wynosi 50 Ω najwygodniej posłużyć się markerem. Kliknij raz na wykres Z11 reohm, aby stał się aktywny (żółta pionowa kreska obok osi Y) i menu: Marker Create Marker. Należy przełączyć tryb działania Position na byymode i po wpisaniu 50 zatwierdzić OK (rys. 34). 37

38 Rys. 33. Włączanie skali logarytmicznej na osi wykresu Marker się nie pojawi, jeśli szukana wartość jest poza skalą. W takim przypadku można poszerzyć zakres częstotliwości analizy SP poprzez dwukrotne kliknięcie na jej wpis w oknie ADE i w otwartym formularzu zmniejszyć wartość Start w sekcji Sweep Range. Przed ponownym uruchomieniem symulatora w dolnej części okna ADE warto przełączyć przełącznik Plot after simulation na Refresh (Pojawi się małe okno, w którym trzeba włączyć Do not show this message in the current session nacisnąć Close). Po ponownym zasymulowaniu układu można włączyć marker na 50 Ω. Rys. 34. Włączanie markera dla zadanej wartości y lub x Prawdopodobnie cześć rzeczywista impedancji wejściowej wynosi 50 Ω dla częstotliwości dużo mniejszej niż wymagana. Należy sprawdzić, jaka jest wartość Re(Z11) dla częstotliwości f0. W tym celu należy wywołać marker i w trybie Position = byxmode wpisać wartość częstotliwości f0 (rys. 34). Należy także sprawdzić, dla jakiej częstotliwości wartość urojona impedancji wejściowej jest równa 0 Ω, oznaczając charakterystykę Im(Z11)=f(f) markerem. Nieprawidłowe dopasowanie również widać na wykresie Smitha, gdyż okrąg stałej rezystancji nie leży na kole 1 a dla f0 reaktancja nie jest równa j0 (rys. 32) Dostrojenie LS Ponieważ obliczona wartość początkowa LS i LG nie zapewniają dobrego dopasowania należy zwiększyć LS, aby zwiększyć cześć rzeczywistą Z11. W pierwszym przybliżeniu można zwiększyć LS, aby skompensować znaną z OP wartość pojemności pomiędzy bramką a drenem Cgd ze wzoru 5.8: C gs Cgd, Rs Ls (5.9) g m 38

39 Należy przeprowadzić ponownie symulację SP z nową wartością. Rys. 35. Dopasowanie wejścia układu po zwiększeniu LS Jak wynika z nowych charakterystyk (rys. 35) Re(Z11) wzrosła, lecz jeszcze nie wynosi 50 Ω. Aby znaleźć optymalną wartość LS posłużymy się analizą parametryczną Re(Z11) f0 = f(ls). W tym celu wejść w ustawianie analizy SP (dwukrotne kliknięcie na sp w Analyses) i otwartym formularzu w sekcji Sweep Type przełączyć na Number of Steps i wpisać 1 (rys. 36). Pozwoli to znacznie zmniejszyć czas symulacji gdyż będzie ona wykonywana tylko dla jednego punktu (podanego przez wpis w polu Add Specific Point, który powinien być równy częstotliwości środkowej). Rys. 36. Zmniejszenie ilości punktów analizy do jednego 39

40 Następnie w polu Outputs okna ADE trzeba odznaczyć wszystkie obserwowane sygnały poza Fo i Z11 Fo, aby wykreślić zależność tylko części rzeczywistej impedancji wejściowej od parametru LS oraz dopasowania na wykresie Smitha (rys. 37). Rys. 37. Zmniejszenie ilości punktów analizy do jednego Aby włączyć analizę parametryczną z menu ADE: Tools Parametric Analysis. W nowo otwartym oknie sterującym analizami parametrycznymi należy dwukrotnie kliknąć na Add Variable w kolumnie Variable, następnie kliknąć czerwoną strzałkę, która rozwinie dostępne zmienne i wybrać Ls. W kolumnach From i To wpisać zakres zmian, a w kolumnie Step Mode wybrać z listy Linear Steps. Kolejna kolumna zmieni się na Step size gdzie należy wpisać krok zmiany parametru (rys. 38). Po wprowadzeniu ustawień można wystartować analizę zielonym przyciskiem. Rys. 38. Konfiguracja analizy parametrycznej Po skończeniu symulacji w menu okna przebiegów należy wybrać: File New Subwindow Impedance. Teraz należy przenieść wykres Fo na wykres Smitha. Przy użyciu markera należy znaleźć LSopt przy którym Re(Z11) f0 wynosi 50 Ω. Należy zwrócić uwagę, że zgodnie z teorią dopasowania (rys. 31) parametr macierzy rozproszenia S11 dla częstotliwości środkowej przesunęliśmy po kole stałej reaktancji na wykresie Smitha na okrąg stałej rezystancji r = 1 (rys. 39). Należy zamienić zmienną Ls w oknie ADE na wartość LSopt a ustawianiach analizy SP zawęzić zakres częstotliwości i po wybraniu Points Per Decade zwiększyć ilość punktów do 1000 (rys. 40). Przed ponownym uruchomieniem symulacji z nową wartością Ls należy włączyć wykreślanie S11, Z11 reohm, Z11 imohm, S11 deg i S11 db20 (pole Outputs okna ADE) aby wykreślić charakterystyki części rzeczywistej i urojonej impedancji wejściowej, wykres Smitha oraz fazę i moduł parametru dopasowania S11 (rys. 42). Teraz można uruchomić ponownie symulację. 40

41 Rys. 39. Wynik analizy parametrycznej Re(Z11) f0 = f(ls) i S11 f0 = f(ls) Rys. 40. Zawężenie częstotliwości analizy i zwiększenie ilości punktów symulacji SP Po wybraniu tej części okna przebiegów, która zawiera wykresy w układzie prostokątnym należy wybrać z menu: Marker Create Marker i wybrać zakładkę Vertical. W X Position należy wpisać częstotliwość środkową, na którą projektujemy LNA (rys. 41). Rys. 41. Włączanie markera pionowego 41

42 Rys. 42. Wejściowe charakterystyki LNA po znalezieniu LSopt Dostrojenie LG Na wykresie Smitha wykres zespolonej impedancji wejściowej powinien pokryć się z okręgiem stałej rezystancji r = 1, a na charakterystyce Re(Z11) f0 = 50 Ω. Częstotliwość rezonansowa szeregowego obwodu wejściowego (minimum parametru S11) powinna wynosić f0. Aby część urojona impedancji wejściowej dla częstotliwości pracy wzmacniacza Im(Z11) f0 była równa 0 należy zmniejszyć wartość indukcyjności LG połączonej z bramką tranzystora o ΔLG wg wzoru 5.10 i skorygować LG w układzie, wstawiając do symulacji LGopt = LG ΔLG. W ten sposób zwiększymy częstotliwość rezonansową. ImZ11 L g, (5.10) 0 Wyniki symulacja SP z LGopt i LSopt powinny wykazać dobre dopasowanie wejścia LNA do źródła sygnału wejściowego (rys. 43). W ramach ćwiczenia można sprawdzić czy obliczona wartość LG zapewnia najlepsze dopasowanie, poprzez przeprowadzenie analizy parametrycznej LNA uzmienniając LG i zmieniając w bliskim zakresie od obliczonej wartości LGopt (±5%). Wynik analizy parametrycznej (rys. 44) obrazuje teorią dopasowania (rys. 31), iż zmieniając wartość indukcyjności przed bramką tranzystora poruszamy się po okręgu stałej rezystancji, a najlepsze dopasowanie występuje, gdy znajdziemy się w punkcie przecięcia się okręgu stałej rezystancji r = 1 z linią reaktancji j0. Powyżej opisane ćwiczenie nie jest niezbędne, ponieważ na wczesnym etapie projektu, nie ma potrzeby tak precyzyjnie stroić wejściowy szeregowy obwód rezonansowy. Na kolejnych etapach projektu, dodając kolejne elementy schematu LNA i tak go rozstroimy. 42

43 Rys. 43. Charakterystyki LNA dopasowanego impedancyjnie na wejściu (z LSopt LSopt) Rys. 44. Wynik analizy parametrycznej S11 f0 = f(lg) 43

44 5.2.5 Projekt układu polaryzacji M0 Należy zanotować prąd drenu tranzystora M0 (ids) oraz transkonduktancję (gm) z ostatniej symulacji, a następnie ustawić zmienną Iref w oknie ADE na dziesięć razy mniejszą (IREF = IDS/10). Układ polaryzacji, który użyjemy w projekcie jest zbudowany z prostego lustra prądowego, które 10krotnie zwiększa prąd polaryzujący nasz wzmacniacz. Układ polaryzujący został już wstępnie przygotowany. Należy wyjść ze schematu lna_zin w górę hierarchii (do poziomu symulacyjnego) i podmienić komórkę na lna_bias. W ten sposób podmieniamy symulowany podblok na układ zawierający tranzystor M0, cewki oraz układ polaryzacji zbudowany ze lutra prądowego M0 i M2 (rys. 24). Tak jak poprzednio po zmianie schematu należy na poziomie lna sim wybrać: File Check and Save. Po wejściu do komórki lna_bias trzeba zmienić tranzystor M0 na taki sam jak zastosowany w poprzedniej komórce lna_zin (model oraz wymiary). Istniejący tranzystor M2 usuwamy i w jego miejsce wstawiamy kopię M0, w której zmieniamy mnożnik (m) na 1. Należy pamiętać o ustawieniu takiej samej wartości źródła napięcia VDS (V0) jak przy symulacji OP. UWAGA: Należy koniecznie zachować nazwę M0 dla tranzystora stopnia wzmacniacza, aby w panelu Outputs okna ADE wyświetlały się prawidłowe wartości punktu pracy tego tranzystora. Do odcinania składowej DC od wejście wzmacniacza, służy kondensator C0. Rezystor R0 wraz z pojemnością (dla uproszenia nieuwzględniona w projekcie) na bramce tranzystora M2 tworzą filtr RC, który ma za zadanie izolować wejściowy sygnał użyteczny od szumów źródła prądu referencyjnego i wejściowego tranzystora lustra. Wartość rezystancji RB (na schemacie w cadence R0) musi być dużo większa (najlepiej o kilka rzędów wielkości) od rezystancji źródła sygnału. W przeciwnym wypadku będzie znacznie obciążać wejściowy obwód dopasowujący. Układ polaryzacji należy sprawdzić przez uruchomienie symulacji DC i SP po dokonaniu wszystkich zmian w układzie i oknie ADE opisanych powyżej. Rysunek 45 przedstawia wykresy dopasowania impedancji wejściowej dla układu polaryzowanego z lustra prądowego. Rys. 45. Charakterystyki LNA z układem polaryzacji 44

45 Należy się spodziewać, iż układ wejściowy delikatnie się rozstroi, czego na razie nie korygujemy. Jest to spowodowane nieznacznym przesunięciem się punktu pracy tranzystora (zmiana gm) Projekt stopnia kaskody M1 Dla uproszczenia stopień kaskody można zrealizować dodając nad M0 tranzystor o takich samych wymiarach. Bramka tranzystora kaskody będzie podłączona bezpośrednio do zasilania, co nie jest dobre ze względu na podatność takiego układu na przebicie ESD (ang. ElectroStatic Discharge). W przemysłowych realizacjach LNA bramkę kaskody łączy się z zasilaniem poprzez rezystor o małej rezystancji (ok. 300 Ω), który zapewnia punkt pracy DC aby uodpornić układ na ESD. Dodatkowo bramka jest zwierana z masą kondensatorem o b. dużej pojemności, aby zapewnić jak najmniejszą impedancję bramki kaskody względem masy dla prądu zmiennego (ten stopień ma pracować w układzie wspólnej bramki). UWAGA: Należy koniecznie zachować nazwę M0 dla tranzystora stopnia wzmacniacza, aby w panelu Outputs okna ADE wyświetlały się prawidłowe wartości punktu pracy tego tranzystora. Należy wyjść ze schematu lna_bias do poziomu symulacyjnego i zamienić komórkę na lna_ideal. Komórka ta zawiera już pełny schemat elektryczny układu LNA (jak na rys. 24) z użyciem idealnych elementów biernych. Po zmianie schematu należy na poziomie lna sim zrobić Check&Save. Po wejściu do komórki lna_ideal trzeba zmienić tranzystory stopnia CS (ang. Common Source) oraz wejściowy lustra prądu na takie same jak zastosowany w poprzedniej komórce lna_bias (model oraz wymiary). W miejsce tranzystora stopnia CG (ang. Common Gate) kaskody domyślny tranzystor M1 usuwamy a w jego miejsce wstawiamy kopię M Projekt wyjściowego układu rezonansowego Przed przystąpieniem do symulacji stopnia wyjściowego należy wczytać stan analizy spectre_spideal. Wartość indukcyjności cewki w drenie Ld trzeba ustawić na 1 MH (1 mega Henr!) poprzez zmienną w ADE. Zapewni on dobre rozwarcie dla składowej zmiennej przy jednoczesnej polaryzacji układu. Wyjściowy kondensator C2 został wstępnie ustawiony na 1 F, aby zwierać sygnał na f0 do portu wyjściowego przy jednoczesnej izolacji DC wyjścia układu. Po przeprowadzeniu symulacji SP (rys. 46) wykreślone zostaną charakterystyki admitancji (Y22). Rys. 46. Charakterystyki admitancji wyjściowej LNA 45

46 Za pomocą markerów należy zmierzyć Im(Y22) i Re(Y22) na częstotliwości środkowej f0 i ze wzorów 5.11 i 5.12 wyznaczyć wartość efektywne pojemności COUTeff i rezystancji ROUTeff wyjściowej wzmacniacza widzianych przez obciążenie. ImY 22 C OUTeff, (5.11) 0 1 R Re. OUTeff (5.12) Y 22 Znając COUTeff i ω0 należy obliczyć wartość indukcyjności cewki (LOUTeff), która zneutralizuje część urojoną admitancji wyjściowej (wzór. 5.13). L OUTeff 1. 2 (5.13) C 0 OUTeff Jeśli wyznaczona wartość indukcyjności jest za duża (więcej niż 10 nh ograniczona realizowalność w danej technologii/zbyt duża powierzchnia) należy dodać równolegle z cewką LD kondensator CD, dzięki czemu możemy zmniejszyć znacząco LD. W takim przypadku wartość indukcyjności cewki obliczamy ze wzoru 5.14: L OUTeff 1 2 (5.14) C C. 0 OUTeff D W projekcie należy ustalić wartość kondensatora CD na 1 pf (jeśli LD obliczymy ze wzoru 5.14). W oknie ADE wprowadzamy obliczone wartości Ld [Cd], a na schemacie symulacyjnym obliczoną wartość ROUTeff wstawiamy do portu wyjściowego PORT1 w polu Resistance. Teraz należy włączyć wyświetlanie przebiegów: S11, S11 deg, S11 db20 oraz Z22 reohm i Z22 imohm, a następnie włączyć symulację. Jeśli współczynnik odbicia S11 wyjdzie większy od 1 (na wykresie Smitha wychodzi poza skalę) oznacza to, iż układ jest niestabilny (rys. 47). Rys. 47. Współczynnik odbicia większy od 1 układ niestabilny przez brak strat 46

47 Na tym etapie projektu niestabilność wynika w większości przypadków z braku strat w wyjściowym równoległym obwodzie rezonansowym (użyte modele elementów biernych są idealne, np.: QLd = ) Zamiana idealnych elementów biernych na technologiczne Należy wyjść ze schematu lna_ideal do poziomu symulacyjnego i zamienić komórkę na lna_tech. Komórka ta zawiera pełny schemat elektryczny układu LNA (jak na rys. 24) z użyciem elementów z biblioteki technologicznej umc65ll, które fabryka półprzewodnikowa może wykonać w procesie produkcyjnym. Po zmianie schematu należy na poziomie lna sim zrobić Check&Save. Po wejściu do komórki lna_tech trzeba zmienić wszystkie tranzystory na takie same jak w poprzedniej komórce lna_bias (model oraz wymiary). UWAGA: Należy koniecznie zachować nazwę M0 dla tranzystora stopnia wzmacniacza, aby w panelu Outputs okna ADE wyświetlały się prawidłowe wartości punktu pracy tego tranzystora. Wartości wszystkich elementów biernych należy ustawić na takie same jak symulowane w p Szeregowe pojemności na wyjściu C2 oraz wejściu C0 należy dobrać tak aby dla zadanej częstotliwości środkowej f0 ich reaktancje były dużo mniejsze niż impedancja wejściowa/wyjściowa LNA. Nie powinny one być przesadnie zbyt duże, ponieważ pasożytnicze pojemności ich okładek do podłoża tworzą dzielnik pojemnościowy co powoduje zmniejszenie wzmocnienia oraz pogorszenie dopasowania (Idealne kondensatory, używane wcześniej nie zawierają tych pojemności w modelu). Praktyczne wartości to 1 10 pf Rys. 48. Formularze edycji parametrów kondensatora MIM i rezystora polikrzemowego HR Regulacja C i R (rys. 48): aby ustawić pojemność C0 przykładowo na na 10 pf należy w polu 1 i 2 wpisać szerokość i długość okładek kondensatora aż wyliczana automatycznie pojemność (pole 3) wyniesie 10 pf; ustawianie wartości rezystora wykonuje się podobnie regulując jego wymiary w polach 1 i 2 aż w polu 3 otrzymamy oczekiwaną wartość rezystancji. 47

48 Regulacja L (rys. 49): w celu znalezienia wymiarów cewki, która będzie miała wymaganą indukcyjność należy najpierw w polu 1 wpisać częstotliwość f0, na której będzie szukana cewka. Następnie wpisujemy żądaną wartość w polu 2 i sprawdzamy czy przełącznik 3 jest ustawiony na Maximize Q (jeśli zależy nam na dobraniu cewki o możliwie najlepszej dobroci). Wciskamy przycisk 4 a w polach 5 i 6 powinny się pojawić obliczone wartości L i Q dla automatycznie wyliczonych wymiarów cewki (nowe wartości pojawią się w polach powyżej). Można obejrzeć aktualne charakterystyki L=f(f) i Q=f(f) znalezionej cewki wciskając przycisk Plot Rys. 49. Formularz edycji parametrów cewki w technologii UMC 65 nm Po ustawieniu wszystkich elementów należy włączyć wyświetlanie przebiegów: Z11 reohm i Z11 imohm, aby jednocześnie obserwować wartość impedancji wejściowej. Aby móc dokładniej zestroić LNA warto zawęzić częstotliwości analizy i zwiększyć ilości punktów symulacji SP (rys. 50). 48

49 Robimy Check&Save i uruchamiamy ponownie symulację SP (rys. 50). Dla poprawy czytelności układ paneli w oknie przebiegów warto przestawić na poziomy: przełącznik Layout Horizontal. Rys. 50. Charakterystyki admitancji i impedancji wyjściowej oraz dopasowania wejścia LNA (S11, Z11) Należy użyć pionowego markera w celu odczytania wartości Re(Y22) dla f0 i skorygować korzystając ze wzoru 5.12 rezystancję portu wyjściowego PORT1 i powtórzyć symulację Zestrojenie wyjściowego i wejściowego układu rezonansowego Po zastąpieniu wszystkich elementów z idealnych na rzeczywiste modele prawdopodobnie wartość Re(Z11) jest dużo mniejsza od 50 Ω a układ jest odstrojony w dół od f0. Strojenie LNA warto zacząć od strony wejścia LNA. Można zastosować metodę strojenia jak w p , tj. najpierw należy zwiększyć wartość LS tak, aby otrzymać Re(Z11) = 50 Ω, a następnie zmniejszyć LG, aby uzyskać maksimum dopasowania (minimum S11) w f0 (rys. 51). Warto wczytać stan analizy spectre_sptech, gdzie są włączone do wyświetlania wszystkie parametry wzmacniacza. Po uzyskaniu dobrego dopasowania na wejściu należy wycentrować dopasowanie wyjścia poprzez delikatną zmianę równoległej pojemności CD, aby minimum S22 wypadło na f0. Na koniec należy na podstawie aktualnej wartości Re(Y22) f0 skorygować rezystancję portu wyjściowego i powtórzyć symulację (rys. 52). Końcowe strojenie może wymagać iteracyjnego powtórzenia czynności wyżej opisanych, aby uzyskać optymalny zestaw parametrów LNA. 49

50 Rys. 51. Charakterystyki Z11, Z22, Y22, macierzy S wzmacniacza oraz współczynnika szumów NF Weryfikacja parametrów macierzy S układu, jego NF i poboru prądu Rys. 52. Małosygnałowe charakterystyki zaprojektowanego wzmacniacza RF pre-layout 4 Należy zanotować wyniki z symulacji SP i DC (zrzuty obrazu charakterystyk oraz wykresu Smitha, wartości uzyskanych parametrów LNA zgodnie z wymaganiami z p. 5.1) 4 Pre-layout (ang.) układ przed ekstrakcją elementów pasożytniczych z topografii u.s. 50

51 Symulacja czasowa Na zakończenie projektu LNA na poziomie elektrycznym należy zweryfikować jego działanie w symulacji wielkosygnałowej. W tym celu należy zmodyfikować schemat symulacyjny lna sim zgodnie z rysunkiem 53. W symulacji czasowej (tran) pobudzeniem jest źródło napięcia sinusoidalnego z szeregowym rezystorem 50 Ω, a obciążenie tworzy rezystor. Rezystancję obciążenia należy zmienić na taką samą, jaką ma port wyjściowy PORT1. Rys. 53. Schemat środowiska do symulacji czasowej Przed uruchomieniem symulacji należy wczytać stan analizy spectre_tran, w którym jest przygotowana konfiguracja analiz i wyjść dla symulacji czasowej. Po zakończeniu symulacji należy zmierzyć wzmocnienie napięciowe. Amplitudę sygnału wejściowego i wyjściowego najłatwiej zmierzyć posługując się znacznikiem typu Delta Marker, który umieszczamy na przebiegu za pomocą skrótów a i b (rys. 54). Uzyskane wartości wstawiamy do wzorów 5.15 i 5.16 aby obliczyć wzmocnienie napięciowe w mierze liniowej i decybelowej oraz do wzorów , które pozwolą porównać wynik wzmocnienia mocy z wynikiem analizy SP.: VPPout V Av V, (5.15) V PPin A db, Gv 20log v (5.16) P in 2 2 VPPin VPPout W ; Pout W, (5.17a/b) 2R 2R s load Pout Ap W W, (5.18) P in A db. Gp 10log p (5.19) 51

52 Rys. 54. Przebiegi czasowe zaprojektowanego wzmacniacza RF pre-layout Przedstawiona metoda projektowania LNA nie jest jedyną. Dla uproszenia projektu na zajęciach z przedmiotu PSSA nie zawiera ona elementu poszukiwania optymalnego dopasowania szumowego, przy którym współczynnik szumów NF jest najmniejszy. Dodatkowo pominięto dodatkowy kondensator CGS1, którego dołączenie pomiędzy bramkę a źródło tranzystora stopnia CS pozwala na znalezienie równocześnie NFmin i dopasowania mocy dla tej samej częstotliwości środkowej [3]. Podczas projektu pominięto również analizy wielkosygnałowe do określenia zakresu dynamiki pracy (kompresji 1dB), odporności na produkty intermodulacji oraz wprowadzanych zniekształceń harmonicznych, które w rzeczywistym projekcie przemysłowym zawsze są wykonywane. UWAGA: Projekt schematu elektrycznego zrealizowanego po tym etapie oceniany jest na podstawie sprawozdania, które powinno zawierać następujące informacje: Wartości parametrów wszystkich elementów: wymiary tranzystorów, wartość elementów pasywnych Inne parametry wynikające z poprzedniego punktu: punkty pracy tranzystorów, parametry małosygnałowe przyrządów, inne parametry elementów pasywnych (jak dobroci cewek) Przebiegi i wykresy weryfikujące działanie układu: analiza małosygnałowa (SP): 52

53 współczynnik szumów NF, wykresy parametrów macierzy S (Smitha oraz w układzie prostokątnym), wzmocnienie układu analiza czasowa (TRAN) (wyniki powinny być zgodne z uzyskanymi podczas analizy SP) przebiegi czasowe, obliczone wzmocnienie układu (wszystkie 4), Tabela porównawcza uzyskanych parametrów wzmacniacza z wymaganiami z p. 5.1 podanymi przez prowadzącego 5.3 Weryfikacja działania układu podczas zaburzeń PVT Symulacja rozrzutów dla skrajnych wartości parametrów (rozrzuty globalne) Weryfikację poprawności działania zaprojektowanego układu w skrajnych warunkach pracy tzw. symulacja narożników procesu, w skrócie SNP należy zacząć od załadowania ostatniego stanu analizy, który używaliśmy do ostatecznej weryfikacji układu zbudowanego z elementów technologicznych np. spectre_sptech (można użyć swój state dopasowany zakresem częstotliwości do zadanych parametrów wzmacniacza np. f0 ±25% i ilość kroków symulacji 401). W panelu Outputs okna ADE należy zostawić aktywne wszystkie wartości punktu pracy OP: gm, cgs, cgd, gds, ids, vth oraz włączone przebiegi z analizy SP: S11, S11 db20, S22 db20, S21 db20, S12 db20, NF db10. Należy dodać nową zmienną w panelu Design Variables, która będzie potrzebna w punkcie przy symulacjach statystycznych Monte Carlo (w skrócie MC). W tym celu w oknie ADE wybieramy z menu: Variables Edit, po czym w oknie edycji zmiennych należy wpisać w polu Name: sigma, a w polu Value: 3. Wartość tej zmiennej określa odchylenie standardowe zaburzanych parametrów procesu produkcyjnego. Zazwyczaj w symulacjach MC dla większości projektów u.s. przyjmuje się 3σ. W zastosowanych specjalnych (przemysł samochodowy, kosmiczny, wojskowy) stosuje się odchylenie 6σ. Po wykonaniu ww. ustawień warto nagrać konfigurację okna ADE wybierając z menu: Session Save State, po czym w polu State wpisać nową nazwę, a w sekcji What to Save zaznaczyć Analyses, Variables i Outputs. Należy wczytać state zawierający modele statystyczne, konieczne do analiz z punktu wybierając: Session Load State. Należy wybrać Libarary: PSSA, Cell: lna sim, State: spectre_mc (rys. 55a). Aby uruchomić środowisko symulacyjne do analiz PVT należy z menu ADE wybrać: Launch ADE GXL. W nowym oknie Launch ADE (G)XL należy wybrać Create New View i zatwierdzić OK, a następnie w kolejnym zatwierdzić tworzenie nowego view (rys. 55b). W nowo otwartym oknie ADE GXL należy w panelu Data View rozwinąć pozycję Corners (klikając na + ) a następnie kliknąć na Click to add corner, aby otworzyć okno Corners Setup. Naciskamy pierwszą ikonę z lewej strony Import corners from SDB file (dokładnie na na strzałkę przy ikonie) po wybraniu pliku corners.sdb z katalogu /lab/pssa naciskamy Open. 5 PVT (ang. Process, Voltage, Temperature) proces, napięcie, temperatura 53

54 Rys. 55. (a) Wczytywanie stanu wybór State z modelami MC. (b) Tworzenie view dla ADE GXL. Po poprawnym wczytaniu pliku konfiguracyjnego ze skrajnymi modelami procesu okno Corners Setup powinno zawierać 6 kolumn z narożnikami (Corners): Nominal, TT, FF, FS, SS i SF, które oznaczają przypadki: Nominal symulacja nominalna. TT modele nominalne. FF (ang. Fast NMOS, Fast PMOS). FS (ang. Fast NMOS, Slow PMOS). SS (ang. Slow NMOS, Slow PMOS). SF (ang. Slow NMOS, Fast PMOS). Każdy ze skrajnych wariantów procesu będzie symulowany przy trzech temperaturach, nominalnej (27 C), minimalnej (-40 C) i maksymalnej (125 C) Zatwierdzamy wgraną konfigurację wciskając OK. W głównym oknie ADE GXL wybieramy: Options Job Setup i w panelu Setup ustawiamy Max. Jobs = 8 (rys. 56) i potwierdzamy OK. 54

55 Rys. 56. Włącznie symulacji równoległej na ośmiu wątkach Teraz możemy uruchomić serię symulacji rozrzutów parametrów projektowanego LNA dla skrajnych wartości parametrów procesu produkcyjnego i trzech temperatur pracy -40 C, 27 C, +125 C. W tym celu naciskamy przycisk Run Simulations. Po zakończeniu całej serii symulacji w zakładce Results wybieramy Detail-Transpose dzięki czemu możemy w tabeli z punktami pracy tranzystorów porównać zakres zmian kluczowych parametrów tranzystora MOS jak transkonduktancja, napięcie progowe i prąd drenu. W celu wyświetlenia charakterystyk częstotliwościowych z analizy SP oraz wykresu dopasowania wejścia należy zaznaczyć najwyższą komórkę w kolumnie S11 (jedno kliknięcie) a następnie trzymając klawisz Shift kliknąć najniżej położoną komórkę w kolumnie NF db10. Po zaznaczeniu (na szaro) obszaru przebiegów (rys. 57) należy wcisnąć prawy klawisz nad zaznaczonym polem i wybrać Plot Across Corners. Po wybraniu obszaru wykresów narysowanych we współrzędnych prostokątnych należy rozdzielić osie wybierając Split Current Strip w oknie przebiegów i ustawić pionowy marker. Należy zanotować zakresy zmian wszystkich parametrów S dla f0 (rys. 58). Dla wygody warto rozwinąć wykresy za pomocą + danej rodziny przebiegów. Rys. 57. Zaznaczanie przebiegów do wykreślenia szary obszar w ramce 55

56 Rys. 58. Rozrzuty charakterystyk SP wzmacniacza przy analizie SNP (symulacja narożników procesu) tylko zaburzenia elementów aktywnych Wyświetlone charakterystyki przedstawiają skrajne parametry LNA tylko przy zaburzeniach parametrów tranzystorów MOS. Aby sprawdzić wrażliwość układu na zaburzenia wartości elementów biernych trzeba włączyć odpowiednie sekcje w ich modelach. Należy zbadać po kolei wpływ zaburzeń wartości L, C i R. W tym celu najpierw należy w głównym oknie ADE GXL wcisnąć ikonę Set up plotting options a następnie w oknie ustawień wybrać Plotting Option = Refresh w sekcji Plot i zatwierdzić OK. Aby po kolejnych seriach symulacji nie dodawały się wykresy wartości punktu pracy z analizy OK należy w zakładce Outputs Setup wyłączyć 6 pierwszych wyrażeń (gm, cgs, cgd, gds, ids, vth) poprzez odznaczenie ich w kolumnie Plot. Ponownie otwieramy okno Corners Setup, klikając na Click to add corner w panelu Data View. Należy odznaczyć wszystkie Cornery poza TT (Nominal też wyłączyć) i w wierszu z modelem używanej cewki (aby zobaczyć pełne nazwy plików trzeba rozszerzyć pierwszą kolumnę tabeli) l_slcr30k_vil_v111_rf.lib.scs dwa razy kliknąć w pole z napisem typ i dopisać dodatkowe sekcje min i max rozdzielając spacją i zatwierdzić klawiszem Enter (rys. 59). Dla łatwiejszego zobrazowania wpływów rozrzutów produkcyjnych warto w tym momencie wyłączyć skrajne temperatury zostawiając tylko 27 C. W wierszu Temperature klikając dwukrotnie na listę temperatur można ją zmienić i usunąć -40 i 125. Po dokonaniu powyższych zmian należy zatwierdzić je naciskając OK w oknie Corners Setup. Watro sprawdzić czy w panelu Run Summary głównego okna ADE GXL liczba Corners zmniejszyła się do 3. Teraz można ponownie uruchomić symulację (Run Simulations). 56

57 Rys. 59. Modyfikacja konfiguracji wariantów procesu dodanie kolejnych sekcji modelu cewki Po zakończeniu serii symulacji, na wykresach powinny się ukazać po trzy przebiegi każdego z S-parametrów wzmacniacza oraz współczynnika szumów. Należy zanotować wpływ zaburzeń parametrów cewek na parametry LNA. Następnie należy dokonać takiej samej analizy wyłączając zaburzenia cewek a włączając zaburzenia parametrów użytych kondensatorów. W oknie Corners Setup należy w wierszu z modelem cewki usunąć sekcje min i max. W wierszu z modelem kondensatora L65_MIMCAPS_20F_KF_V101_RF.lib.scs dopisać sekcje ss i ff. Należy zatwierdzić konfigurację wciskając OK w oknie Corners Setup a następnie uruchomić ponownie symulację. Należy zanotować wpływ zaburzeń parametrów kondensatorów na parametry projektu. Teraz należy dokonać takiej samej analizy wyłączając zaburzenia kondensatorów a włączając zaburzenia parametrów użytych rezystorów. W oknie Corners Setup należy w wierszu z modelem kondensatora usunąć sekcje ss i ff. W wierszu z modelem rezystora L65LL_RNHR_V101_RF.lib.scs dopisać sekcje min i max. Należy zatwierdzić konfigurację wciskając OK w oknie Corners Setup a następnie uruchomić ponownie symulację. Należy zanotować wpływ zaburzeń parametrów rezystorów na parametry wzmacniacza. Po zbadaniu wpływu zaburzeń każdego rodzaju elementu pasywnego z osobna należy włączyć równoczesne zaburzanie wszystkich RLC poprzez aktywowanie skrajnych sekcji modeli. Po otwarciu okna Corners Setup należy w wierszach modeli używanych cewek, kondensatorów i rezystorów dopisać odpowiednie sekcje min, max, ss, ff (rys. 60). Liczba Corners do symulacji powinna wynieść 27 analiza będzie wykonana na zasadzie każdy z każdym. Należy uruchomić symulację i zaobserwować jak zaburzenia RLC wpływają na parametry projektowanego układu (rys. 61). 57

58 Rys. 60. Modyfikacja konfiguracji wariantów procesu dodanie skrajnych rozrzutów RLC Rys. 61. Rozrzuty charakterystyk SP wzmacniacza przy analizie SNP (symulacja narożników procesu) tylko zaburzenia elementów pasywnych 58

59 Kolejnym krokiem analizy PVT jest symulacja zaprojektowanego układu przy skrajnych napięciach zasilania. W tym celu w głównym oknie ADE GXL należy w panelu Run Summary wyłączyć pozycję Corners, a następnie w panelu Data View rozwinąć pozycję Global Variables (klikając na + ) a następnie po dwukrotnym kliknięciu na wartość zmiennej Vdd należy dopisać skrajne wartości napięcia zasilanie, przy których chcemy dokonać symulacji. Po spacji dodajemy Vdd ±10% (rys. 62). Rys. 62. Definiowanie listy napięć zasilania do analizy PVT Po uruchomieniu symulacji należy zanotować wpływ zmian napięcia zasilania na pracę LNA. Następnie należy w ten sam sposób dodać skrajne wartości prądu referencyjnego Iref, który polaryzuje nam wzmacniacz. Po spacji dodajemy Iref ±20%. Należy sprawdzić czy liczba Point Sweeps w panelu Run Summary wynosi 9 3 symulacje wartości Iref przy 3 wartościach Vdd. Po zakończeniu tej analizy należy zanotować wpływ zmian Iref i Vdd na pracę zaprojektowanego wzmacniacza. Na koniec analiz globalnych rozrzutów PVT należy otworzyć okno konfiguracji Kornerów (okno Corners Setup), a w nim aktywować pozostałe 4 narożniki procesu Corners. W każdym z nich należy usunąć z listy skrajne temperatury (zostawić 27 C) i dodać skrajne wartości dla modeli RLC. Wygodnie posłużyć się techniką Copy&Paste aby skorzystać z list w kolumnie TT (Ctrl+Insert = copy, Ctrl+v = paste). Po zamknięciu okna konfiguracyjnego Corners Setup przyciskiem OK liczba Corners powinna wynieść 135. UWAGA: Koniecznie należy wyłączyć analizę parametryczną (9 Points Sweep)! Należy włączyć tylko 135 Corners. W przeciwnym wypadku uruchomimy 9x135 symulacji! 59

60 Po naciśnięciu ikony Run Simulation należy potwierdzić (Yes) ostrzeżenie o próbie włączenia dużej serii symulacji. Po zakończeniu symulacji należy zrobić zrzut ekranu okna z przebiegami. W tym celu z menu okna przebiegów: File Save Image, a następnie w kolejnym oknie Image Options wybrać Make exact copy of window i OK. Zapisać pod nazwą PVT27.png. Będzie to element sprawozdania z projektu Symulacja losowych rozrzutów parametrów procesu (symulacja MC) Drugi ważny rodzaj symulacji, który jest używany w trakcie projektowania i weryfikacji układu scalonego polega na przeprowadzeniu odpowiednich badań statystycznych uwzględniających wpływ zmian parametrów fizycznych procesu (rozrzutów globalnych), jak również rozrzutów lokalnych, tj. różnic pomiędzy teoretycznie identycznymi elementami. Przy projektowaniu układów scalonych, jako główny sposób poznania wpływu losowych rozrzutów parametrów procesu technologicznego przyjmuje się wyniki symulacji statystycznej Monte Carlo w skrócie MC. Symulacja ta lepiej opisuje wpływ zaburzeń procesu produkcji na parametry projektowanego układu analogowego niż symulacja narożników procesu. Przemawiają za tym dwa argumenty. Po pierwsze analiza SNP wyznacza skrajne wartości, które przyjmować mogą dane parametry w procesie produkcyjnym, przez co dla układów analogowych wyniki otrzymywane z tej symulacji bardzo często są mocno pesymistyczne, a prawdopodobieństwo ich wystąpienia w rzeczywistości jest bardzo małe. Drugim argumentem jest to, że mechanizmy generacji prądów oraz napięć w źródłach referencyjnych opierają się często na stosunkach wymiarów kanałów tranzystorów. Układy te są przez to podatne na zaburzenia tych właśnie stosunków wynikające z niedoskonałości procesów odwzorowywania topografii masek w wytwarzanych warstwach, czyli litografii i trawienia. Do grupy parametrów podatnych na taki rodzaj zaburzeń występujących pomiędzy poszczególnymi tranzystorami zalicza się także napięcie progowe. Te niedokładności, zawierające się w kategorii rozrzutów produkcyjnych lokalnych, nazywane są niedopasowaniem (ang. mismatch) i co w omawianym przypadku jest bardzo ważne, nie są uwzględnione w symulacji SNP. Modele statystyczne elementów półprzewodnikowych dostarczane przez fabryki układów scalonych do danego procesu technologicznego pozwalają na symulację rozrzutów lokalnych, czyli niedopasowania elementów, oraz umożliwiają statystyczną symulację wpływu globalnych zmian parametrów procesu technologicznego. Symulacje MC we współczesnych programach komputerowych, które wspomagają proces projektowania układów scalonych, wykonuje się na trzy sposoby: uwzględnia się wpływ samych rozrzutów globalnych (skrót GMC); uwzględnia się wpływ samych rozrzutów lokalnych (skrót LMC); jednocześnie uwzględnia się wpływ rozrzutów procesu produkcyjnego o charakterze globalnym oraz lokalnym (skrót GLMC). Podczas wykonywanych symulacji Monte Carlo zazwyczaj stosuje się odchylenie ±3σ parametrów modeli w danej technologii wokół ich nominalnych wartości. Te granice wyznaczają zakres zmienności procesu uwzględniany w symulacjach. Opierając się wówczas na rozkładzie normalnym, można oceniać, że w przybliżeniu wyniki symulacji pokrywają 99,7% wszystkich możliwych zaburzeń procesu produkcyjnego wyrażonych krzywą Gaussa. Aby otrzymać w symulacji MC ww. procent przypadków zaburzeń liczebności próby losowej powinna wynosić co najmniej Ze wzglądów ograniczeń czasowych podczas projektu symulacje MC będą wykonywane dla próby 150. W celu przeprowadzenia symulacji MC należy wyłączyć Corners w panelu Data View lub 135 Corners w panelu Run Summary. Następnie włączyć wyświetlanie wszystkich parametrów OP w zakładce Outputs Setup włączyć odpowiadające im pozycje w kolumnie Plot (rys. 63). 60

61 Rys. 63. Włącznie wartości z analizy OP w zakładce Outputs Setup W oknie ADE GXL, za pasku Run należy przełączyć typ analizy na Monte Carlo Sampling. Następnie kliknąć ikonę obok: Simulation Options i w oknie ustawień (rys. 64) Monte Carlo w sekcji Statistical Variation wybrać Process. Oznacza to, iż będziemy symulować tylko wpływ samych rozrzutów globalnych (GMC). W sekcji Sampling Method liczebności próby losowej ustawić na 150 (Number of Points). W sekcji Other Options włączyć Save Data to Allow Family Plot. Zatwierdzić ustawienia OK i uruchomić symulację. Po zakończeniu symulacji wybrać typ wyświetlania wyników jako Summary (rys. 65). Należy spisać, zrobić zrzut obrazu lub najlepiej wcisnąć ikonę Create Datasheet która wywoła nam okno ustawień do automatycznego dokumentowania symulacji. Zatwierdzić OK. W menu okna przebiegów otworzyć nowy panel: File New Subwindow Impedance. Teraz należy przenieść wykres S11 na wykres Smitha (chwytając nierozwiniętą rodzinę charakterystyk po lewej stronie od osi Y). Puste okno należy usunąć klawiszem DEL. Dla poprawy czytelności układ paneli w oknie przebiegów warto przestawić na stronicowy : przełącznik Layout Card. Przełącznikiem Subwindows można wybierać aktualnie wyświetlaną charakterystykę SP lub histogram OP. 61

62 Rys. 64. Okno konfiguracyjne symulacji Monte Carlo (włączona analiza GMC) Rys. 65. Podsumowanie wyników symulacji Monte Carlo Po obejrzeniu histogramów ponownie zmienić układ paneli w oknie na Auto : przełącznik Layout Auto i usunąć panele z wykresami histogramów. Należy pogrupować charakterystyki SP jak na rysunku 66 i w częstotliwości środkowej f0 postawić pionowy kursor (skrót V). Po udokumentowaniu uzyskanych wyników należy przeprowadzić ponownie symulację MC, tym razem uwzględniając same rozrzuty lokalne (LMC). W oknie ustawień symulacji Monte Carlo sekcji Statistical Variation wybrać Mismatch. Zatwierdzić ustawienia OK i uruchomić symulację. Należy przeanalizować wyniki analizy OP i SP w tan sam sposób jak w opisanym powyżej przypadku GMC i porównać zakres zmian charakterystyk wzmacniacza oraz zaburzeń głównych parametrów tranzystora (vth, gm). Po udokumentowaniu tego kroku analizy należy przeprowadzić pełną symulację MC, która jednocześnie uwzględnia się wpływ rozrzutów procesu produkcyjnego o charakterze globalnym oraz lokalnym (GLMC). W oknie ustawień symulacji Monte Carlo sekcji Statistical Variation wybrać All. Zatwierdzić ustawienia OK i uruchomić symulację. Należy udokumentować ten krok analizy. Więcej możliwości oglądania wyników symulacji MC można wywoływać z trybu wyświetlania Yield (zakładka Results) ikona Post Processing operations for Monte Carlo. UWAGA: Weryfikacja PVT zrealizowana na tym etapie projektu oceniana jest na podstawie sprawozdania, które powinno zawierać udokumentowane wyniki wszystkich analiz SNP i MC. 62

63 Rys. 66. Wyniki symulacji Monte Carlo dla liczebności próby losowej 150 Należy zapamiętać, że weryfikacja PVT w praktyce projektowej jest wykonywana już na bardzo wczesnym etapie projektowania schematu elektrycznego. Dzięki temu w trakcie tworzenia bloku można sprawdzać jego podatność na rozrzuty produkcyjne i w razie potrzeb modyfikować architekturę układu lub stosować inne elementy technologiczne mniej podatne zmiany PVT. Na potrzeby zająć projektowych z przedmiotu PSSA weryfikacja PVT została wyodrębniona jako osobne ćwiczenie aby zapoznać się z metodologią oraz obsługą narzędzi cadence. Umożliwi praktyczne to zaobserwowanie wpływu rozrzutów produkcyjnych na zaprojektowany wzmacniacz. 5.4 Proces projektowania topografii masek produkcyjnych LNA w przygotowaniu 5.5 Weryfikacja działania układu po ekstrakcji elementów pasożytniczych w przygotowaniu 6 BIBLIOGRAFIA [1] T. H. Lee, The Design of CMOS Radio-Frequency Integrated Circuits, 2nd ed. Cambridge: Cambridge Univeristy Press, [2] D. Pieńkowski, CMOS low-noise amplifier design for reconfigurable mobile terminals, Rozprawa doktorska, Technishen Universitat Berlin, [Online]. Dostępne: [3] P. Andreani, H. Sjöland, Noise Optimization of an Inductively Degenerated CMOS Low Noise Amplifier IEEE Transactions on Circuits and Systems II: Analog and Digital Signal Processing, vol. 48, no. 9, pp , Sept