Działanie tranzystorów polowych MOS. (powtórka)

Transkrypt

1 1 ziałanie tranzystorów polowych MOS (powtórka V GS większe od napięcia progowego V Tn, V S 0 V Krzem pod powierzchnią SiO w stanie silnej inwersji. Tranzystor odetkany gdy V GS > V Tn > 0 V. Między źródłem a drenem utworzony kanał o przewodnictwie elektronowym. Przyłożenie V GS = V Tn > 0 powoduje obniżenie bariery potencjału Ψ B do nieistotnie małej wartości w tranzystorze z transportem unoszeniowo-dyfuzyjnym. Jeśli V S > 0 V to popłynie związany z przepływem elektronów. dealizowany wykres pasmowy (band diagram 1

2 Prosty model charakterystyk tranzystora MOS tranzystor MOS z kanałem typu n wzbogacanym 3 W zakresie triodowym, gdy W zakresie nasycenia, gdy V GS > V Tn V GS > V Tn G S 0 V < V S < V GS - V Tn V = S βn VGS VTn VS ( Obszar liniowy (triodowy Obszar nasycenia V S > V GS V Tn > 0 V = β n ( V V GS Tn W β n = μ n C ox L ε ε SiO 0 Cox = tox Charakterystyka idealnego MOSFETa, V Tn = 1,0 V V GS < V Tn odcięcie 0 Charakterystyki współczesnych MOSFETów w układach scalonych odbiegają od tego modelu. Ale jest on nadal użyteczny, gdy chcemy wymyśleć jakiś układ. Prąd drenu w obszarze nasycenia -3 W zakresie nasycenia, gdy V GS > V Tn V S > V GS V Tn > 0 V Prąd drenu w obszarze nasycenia = β n ( V V GS Tn 4 W β n = μ n C ox L Natężenie prądu drenu według najprostszego modelu zależy tylko od V S, nie zależy od napięcia dren źródło V S. Charakterystyki współczesnych MOSFETów w układach scalonych odbiegają od tego modelu. Przewodzący kanał jest indukowany tylko od strony źródła, nie sięga do drenu.

3 Prąd drenu w obszarze triodowym - 4 Prąd drenu w obszarze triodowym 5 W zakresie napięć V S i V GS V GS > V Tn 0 V < V S < V GS - V Tn = βn V ( V S GS VTn VS W β n = μ n C ox L Pojedyncza charakterystyka (V S przy ustalonym V GS ma kształt odwróconej paraboli osiągającej maksimum dla V S =V GS -V Tn na granicy stosowalności. Ten obszar pracy nazywamy obszarem liniowym (triodowym, nienasycenia linear, triode, nonsaturation, non-pinch-off tranzystora MOS. Przewodzący kanał jest indukowany na całej długości od źródła do drenu. Charakterystyki przejściowe tranzystora MOS tranzystor MOS z kanałem typu n wzbogacanym 6 G S Charakterystyka idealnego MOSFETa, V Tn = 1,0 V V GS < V Tn odcięcie 0 Obszar nasycenia V GS > V Tn V S > V GS V Tn > 0 V = β n ( V V GS Tn Obszar liniowy (triodowy = βn V GS > V Tn 0 V < V S < V GS - V Tn V ( V S GS VTn VS W β n = μ n C ox L ε ε SiO 0 Cox = tox 3

4 Charakterystyki przejściowe - Charakterystyki przejściowe tranzystora MOS tranzystor MOS z kanałem typu n 7 G S Obszar nasycenia V GS > V Tn V S > V GS V Tn > 0 V = β n ( V V GS Tn Przewodzenie podprogowe wstrzykiwanie nośników ponad barierą potencjału zatkanego kanału qψb exp V GS < V Tn odcięcie 0 kbt Charakterystyka idealizowana Wpływ rezystancji szeregowych Charakterystyka rzeczywista V GS Wpływ temperatury na charakterystyki tranzystora MOS 8 G S nmosfet W zakresie dużych prądów ujemny temperaturowy współczynnik prądu drenu : d < 0 dt Korzystny dla konstrukcji tranzystorów dużej mocy i równoległego ich łączenia. W przypadku wzrostu temperatury jednej części prąd nie kumuluje się w tej części. W zakresie małych prądów, gdzie istotne jest wstrzykiwanie nośników nad barierą potencjału, temperaturowy współczynnik prądu drenu jest dodatni. qψ B exp kbt d > 0 dt Obszar nasycenia μ T n d 1, 5 dt T 3/ (z dokładnością ok. 50% V GS 4

5 Napięcie progowe V Tn tranzystora MOS z indukowanym kanałem typu n 9 Krzem pod powierzchnią SiO w stanie silnej inwersji - zakrzywienie pasm Φ F. Wpływ związanego z tym spadku napięcia na tlenku bramki: - Q B /C ox gdzie Q B ładunek zjonizowanych akceptorów w warstwie opróżnionej pod tlenkiem bramki. Wpływ różnicy prac wyjścia metalpółprzewodnik Φ ms ; Wpływ ładunku elektrycznego uwięzionego na granicy tlenek-półprzewodnik i w tlenku bramki Q f : V Tn0 Q f Φms + Φ C ox FBulk Q C B ox dealizowany wykres pasmowy Wplyw VBS Wpływ napięcia podłoże źródło V BS 10 Modelowanie wpływu V BS w programiespce: V Przyłożenie napięcia V BS 0 powoduje zmianę grubości warstwy opróżnionej źródło-podłoże i pod bramką, przy granicy SiO. Zmiana ładunku zjonizowanych domieszek w warstwie opróżnionej wpływa na wartość napięcia progowego V Tn. Podłoże może być używane jako dodatkowa bramka, ale o małej skuteczności (transkonduktancji Tn Tn0 + γ ( Φ V Φ V Fbulk BS Fbulk V BS = 0 V 5

6 Wplyw silnego pola elektr Wpływ silnego pola elektrycznego E w kanale 11 la dużych natężeń pola elektrycznego E, w krzemie E > 10 4 V/cm, prędkość unoszenia elektronów i dziur osiągają wartości nasycenia v driftn v driftp v sat 10 7 cm/s. Tak jest w nowoczesnych tranzystorach z krótkimi kanałami. W obszarze nasycenia W ( VGS VTn = μ ncox = v C W ( V V L Kwadratowa zależność od V GS. sat ox GS Tn Liniowa zależność od V GS. S.M.Sze, Kwok K.Ng, Physics of Semiconductor evices, 3 ed, Wiley, 006 wzrastające V GS wzrastające VGS nd Generation 3-nm High-k + Metal Gate Transistors - ntel Tranzystor MOS z kanałem typu n. Tranzystor MOS z kanałem typu p. (V S [ma/µm] Charakterystyki (V S przy ustalonych wartościach V GS Uwaga: Prąd drenu nie wzrasta z kwadratem V GS. - (V S [ma/µm] 0.8V 0.6V V GS =1.0V (V S [ma/µm] Napięcie V S ma znaczący wpływ na czyli r S 0. To są skutki bardzo krótkiego kanału, 3 nm. - (V S [ma/µm] Charakterystyki przejściowe (V GS przy ustalonych wartościach V S P. Packan i in., EM 009 ss

7 zubażany nmos -1 nmosfet z kanałem zubażanym (opróżnianym, normalnie włączony 13 Wytwarzany jest przez umieszczenie cienkiej warstwy typu n domieszkowanej donorami bezpośrednio pod tlenkiem bramki. Ten obszar tworzy ścieżkę przewodzącą źródłodren przy V GS = 0 V. Przy V GS < 0 V wbudowany kanał jest opróżniany koncentracja elektronów maleje - tranzystor zatykany maleje. Przy V GS > 0 V wbudowany kanał jest wzbogacany koncentracja elektronów wzrasta maleje. Napięcie progowe, przy którym tranzystor ulega zatkaniu wchodzi w stan odcięcia - jest ujemne V Tn < 0 V Uwaga: trudno jest zrobić MOSFET z kanałem zubażanym o transkonduktancji ( skuteczności wpływu V GS na równie dużej jak dla tranzystora z kanałem wzbogacanym. nmosfet z kanałem wzbogacanym (indukowanym, normalnie wyłączony nmosfet z kanałem zubażanym (opróżnianym, normalnie włączony 14 zubażany nmos - Napięcie progowe, przy którym tranzystor ulega zatkaniu wchodzi w stan odcięcia - jest dodatnie V Tn > 0 V Napięcie progowe, przy którym tranzystor ulega zatkaniu wchodzi w stan odcięcia - jest ujemne V Tn < 0 V 7

8 nmosfet z kanałem wzbogacanym (indukowanym, normalnie wyłączony nmosfet z kanałem zubażanym (opróżnianym, normalnie włączony 15 zubażany nmos - 3 Napięcie progowe, przy którym tranzystor ulega zatkaniu wchodzi w stan odcięcia - jest dodatnie V Tn > 0 V Napięcie progowe, przy którym tranzystor ulega zatkaniu wchodzi w stan odcięcia - jest ujemne V Tn < 0 V 0 V GS 0 V GS nmos i pmos - 1 nmosfet i pmosfet porównanie charakterystyk wyjściowych 16 MOSFET z kanałem indukowanym typu n MOSFET z kanałem indukowanym typu p MOSFET z kanałem zubażanym typu n MOSFET z kanałem zubażanym typu p 8

9 nmos i pmos - nmosfet i pmosfet porównanie charakterystyk wyjściowych 17 MOSFET z kanałem indukowanym typu n MOSFET z kanałem indukowanym typu p G S > 0 V Tn > 0 < 0 V Tp < 0 G S µ p = µ n /3 - dlatego ok. 3 razy mniejszy dla pmos niż dla nmos przy jednakowych V GS V Tn(p nmos i pmos - 3 nmosfet i pmosfet porównanie charakterystyk wyjściowych 18 MOSFET z kanałem indukowanym typu n obszar odcięcia: V GS <= V Tn 0 obszar triodowy: V GS > V Tn, 0 V < V S < V GS - V Tn V W = S βn VGS VTn VS β n = μ n C ox L obszar nasycenia: V GS > V Tn, V S > V GS V Tn > 0 V G S = β n ( ( V V GS Tn > 0 V Tn > 0 MOSFET z kanałem indukowanym typu p obszar odcięcia: V GS >= V Tp 0 obszar triodowy: V GS < V Tp, 0 V > V S > V GS - V Tp V W = ( S β p VGS VTp VS β p = μ p C ox L obszar nasycenia: V GS < V Tp, V S < V GS V Tp < 0 V < 0 V Tp < 0 ( V V GS µ p = µ n /3 - dlatego ok. 3 razy mniejszy dla pmos niż dla nmos przy jednakowych V GS V Tn(p = β p G Tp S 9

10 nmos i pmos - 4 nmosfet i pmosfet porównanie charakterystyk przejściowych 19 G S nmosfet z kanałem zubażanym nmosfet z kanałem indukowanym G S 0 V GS pmosfet z kanałem indukowanym G S pmosfet z kanałem zubażanym G S 0 nwerter CMOS 10

11 Przykładowy inwerter CMOS z tranzystorami o długości kanałów 50 nm 1 V = 1, V M pa p V wy n V we M na Graficzny sposób wyznaczania charakterystyki przejściowej inwertera CMOS Tranzystor pmos stanowi obciążenie dla pmos (i na odwrót. n =- p V Sn = V + V Sp V = 1, V V GSp = V GSn -V Odpowiadające sobie pary charakterystyk tranzystorów nmos i pmos zaznaczono tymi samymi kolorami. M pa p V wy n V we M na 11

12 nwerter CMOS statyczna charakterystyka przejściowa 3 V > 0 V M pa p V wy n V we M na V Zakres V V Zakres pracy tranzystora Mn Mp zatkania liniowy nasycenia liniowy nasycenia nasycenia liniowy nasycenia liniowy zatkania U we 0 V we V Tn V wy - V Tp V we V Tn V wy - V Tp V we V wy +V Tn V wy +V Tn V we V - V Tp V - V Tp V we V Napięcie przełączania inwertera CMOS 4 Charakterystyki przejściowe V wy = f(v we otrzymuje się z równań nsat nsat plin psat nlin psat = 0 = 0 = 0 rozwiązanych dla obszarów, gdzie 0. Stąd napięcie progowe V * we = V + V Tp 1+ + V Tn βn β p βn β p 1

13 Statyczna charakterystyka przejściowa inwertera CMOS 5 V wy Napięcie progowe V * we = V + V Tp 1+ + V Tn βn β p βn β p V we Statyczna charakterystyka przejściowa inwertera CMOS wyznaczana jest zwykle numerycznie 6 V = 1, V M pa p V wy n V we M na 13

14 Statyczna charakterystyka przejściowa łańcucha inwerterów różni się od charakterystyki pojedynczego inwertera 7 V = 1, V Odporność na zakłócenia: Przy prawidłowej konstrukcji bramki (inwertera statyczna charakterystyka przejściowa łańcucha bramek (inwerterów jest bardziej stroma, niż charakterystyka pojedynczej bramki (inwertera. Odporność inwertera na zakłócenia 8 Odpornosc CMOS na zaklocenia - 1 V out1 V out High V out1 = V in Przyjmijmy standardowo, że V olmax = 0,1 V oraz V ohmin = 0,9 V. Low V in1 V out Low Odporność inwertera na zakłócenia (marginesy na zakłócenia oceniamy rysując statyczną charakterystykę przenoszenia V out1 (V in, a następnie, w tym samym układzie współrzędnych V out (V out1. 14

15 Odporność inwertera na zakłócenia 9 Odpornosc CMOS na zaklocenia - V out1 V out Przyjmijmy standardowo, że V olmax = 0,1 V oraz V ohmin = 0,9 V. Low V out1 = V in Vin1 High V out High Odporność inwertera na zakłócenia (marginesy na zakłócenia oceniamy rysując statyczną charakterystykę przenoszenia V out1 (V in, a następnie, w tym samym układzie współrzędnych V out (V out1. Odporność inwertera na zakłócenia 30 Odpornosc CMOS na zaklocenia - 3 V out1 V out Przyjmijmy standardowo, że V olmax = 0,1 V oraz V ohmin = 0,9 V. V NMH V NML V NMH V NML V NML V Noise_Margin_Low - margines stanu niskiego na zakłócenia V NMH V Noise_Margin_High - margines stanu wysokiego na zakłócenia V out Odporność inwertera na zakłócenia (marginesy na zakłócenia oceniamy rysując statyczną charakterystykę przenoszenia V out1 (V in, a następnie, w tym samym układzie współrzędnych V out (V out1. 15

16 Charakterystyki Statyczne Tranzystorów 3 nm CMOS FUJTSU nmos pmos Kanały o długości 3 nm wykonane w technologii 45 nm. FUJTSU - T.Miyashita et al. EM 007 S10P03 CMOS z 30 nm kanałem TSMC CMOS z 30 nm kanałem TSMC 007 V = pmos nmos Charakterystyki wyjściowe tranzystorów MOS z kanałami typu n i p. Statyczne marginesy zakłóceń w inwerterze CMOS. EM 007, art. s10p01, TSMC 16

17 Przełączanie inwertera CMOS V > 0 V 33 U V we M pa V > 0 V 0 C L U wy V we M pa M na C L V wy Przy skoku V we od V do 0 V tranzystor M n szybko jest zatykany. Pojemność obciążenia C L jest ładowana do napięcia V przez M p. U M na C L 0 0 V we V V wy 0 Przy skoku V we od 0 V do V tranzystor M p szybko jest zatykany. Pojemność obciążenia C L jest rozładowywana do napięcia 0 V przez M n. Przełączanie inwertera CMOS 34 V we V M na C L V wy Przy skoku V we od 0 V do V tranzystor M p szybko jest zatykany. Pojemność obciążenia C L jest rozładowywana od V wy = V do 0 V przez M n. 0 opóki M n w zakresie nasycenia, przy V wy > V V Tn C L dv β N ( V V = 0 wy + TN dt la większych czasów t tranzystor M n wchodzi w zakres nienasycenia, przy V wy < V V Tn dv wy Vwy CL + β N Vwy ( V VTn = 0 dt Obliczamy z tych równań czas rozładowania C L do wartości V wyl, dla V wyl < V V Tn t τ ( V V Tn = + ln 1 V 1 VwyL V TN gdzie: τ = β N C L ( V V Tn Tranzystor w zakresie nasycenia Tranzystor w zakresie nienasycenia Przełączanie_inwertera_CMOS_ 17

18 Przełączanie inwertera CMOS 35 V > 0 V V we V 0 M pa Przy skoku V we od V do 0 V tranzystor M n szybko jest zatykany. Pojemność obciążenia C L jest ładowana do napięcia V przez M p. C L V wy Zagadnienie jest symetryczne w stosunku do analizy procesu rozładowywania C L przez M n. Należy zamienić V Tn na V TPp, β N na β P oraz V wyl na V wyh. t τ Tranzystor M p w zakresie nasycenia Otrzymujemy czas przejścia: ( V V Tp = + ln 1 V 1 V VwyH V Tp Tranzystor M p w zakresie nienasycenia gdzie: oraz V wyh > V Tp τ = β P C L ( V V Tp Przełączanie_inwertera_CMOS_3 Pobór mocy przez inwerter CMOS W nowszych rozwiązaniach technologicznych, przy grubości tlenku bramki mniejszej od 5 nm i przy zastosowaniu cienkiego dwutlenku hafnu moc związana z prądem upływu bramki może być porównywalna z mocą pobieraną na przeładowanie pojemności w układzie. Przy długościach kanałów krótszych niż 50 nm istotna może byc też strata mocy związana z prądem upływu drenźródło. P ( V + ( V + C V f tot = VGS = 0 G VGS = V L moc związana z prądem upływu -S moc związana z prądem upływu bramki moc tracona na przeładowanie C L Zmniejszenie rozmiarów tranzystorów, skalowanie, czyli zwiększenie upakowania na jednostce powierzchni krzemu, przy zachowaniu V prowadzi do zwiększania wydzielanej mocy na jednostce powierzchni. Wzrasta temperatura układu, co może prowadzić do zniszczenia. Skalując tranzystory należy zmniejszać moc wydzielaną w pojedynczej bramce. Obniżać V, a zatem również napięcia progowe V Tn i V Tp. To powoduje konieczność zmniejszania grubości tlenku bramki t ox. 18

19 Przełączanie ciągu inwerterów CMOS 37 U = Przykład technologii z lat 70. ługość kanału kilka µm. Symulacja - SPCE V wy /V V Technologia 008: Bramka HfO, EOT 0,5-1 nm (Equivalent Silicon ioxide Thickness, fizyczna długość bramki 3 nm: V 1 V, t d = T / 5 ps Oscylator Pierścieniowy V k /V - znormalizowane napięcia wyjściowe bramek w funkcji znormalizowanego czasu Nieparzysta ilość inwerterów tworzy oscylator pierścieniowy (ring oscillator. Z generowanej częstotliwości f określa się czas przełączania bramki, czyli czas opóźnienia pojedynczego stopnia (delay time f 1 = n ( t plh + t t plh + t phl td = oscil phl gdzie t plh oraz t phl czasy przełączania ze stanu niskiego do wysokiego i odwrotnie. Czas przełączania bramek z większą ilością wejść jest trochę dłuższy. 19

20 Szybkość Przełączania nwerterów CMOS nwertery CMOS tranzystorami o długości kanałów 3 nm (wykonane w technologii 45 nm, ntel - 009r. mają czas opóźnienia t d = 5,1 ps. Opóźnienie stopnia [ps] większa - mniejsza grubość izolatora bramki =V =V Prąd w stanie odcięcia tranzystorów [na/µm] EM 007, art. s10p0, ntel 40 Układy Logiki Kombinacyjnej 0

21 Konstruowanie niewielkich podukładów logiki kombinacyjnej - bramek 41 Powinniśmy się zdecydować na: 1 rodzaj używanych tranzystorów, ale na razie powiedzmy tylko, że są to tranzystory MOS, pozostawiając typ kanału do późniejszego wyboru; polaryzację napięcia zasilania wybierzmy dodatnie napięcie zasilania, V > 0 V, z biegunem ujemnym połączonym z masą, V SS = 0 V; 3 sposób przypisania napięciom wartości logicznych wybierzmy: wartość logiczna 0 1 napięcie względem masy V L 0 V V H > 0 i V H» V L assignments 4 Układy Logiki Kombinacyjnej CMOS AO (And-Or-nvert 1

22 Konstruowanie niewielkich podukładów logiki kombinacyjnej - bramek 43 Niech konstruowany układ realizuje funkcję logiczną F: F(A 1,A,...A n = not f(a 1,A,...A n Wprowadźmy pojęcie elementu obciążenia R L, który nie musi być rezystorem, ale na którym występuje spadek napięcia pod wpływem przepływającego prądu. Pozostałe elementy (tranzystory traktujmy jako idealne klucze, a ich połączenie zastąpmy pojedynczym kluczem S n zwartym przy odpowiedniej kombinacji A 1,A,...A n. V W tym układzie klucz S n jest zwarty, kiedy F(A 1,A,...A n = 0, to znaczy kiedy f(a 1,A,...A n = 1. F = f R L Sn V out = V F switch_resistor_ V SS = 0 V Konstruowanie niewielkich podukładów logiki kombinacyjnej - bramek 44 Niech konstruowany układ realizuje funkcję logiczną F: F(A 1,A,...A n = not f(a 1,A,...A n Alternatywnie układ naszej bramki można przedstawić jako: W tym układzie klucz S p jest zwarty, kiedy F(A 1,A,...A n = 1, to znaczy kiedy not f(a 1,A,...A n = 1. F = f V Sp V out = V F R L V SS = 0 V switch_resistor_3

23 Konstruowanie niewielkich podukładów logiki kombinacyjnej - bramek 45 Niech konstruowany układ realizuje funkcję logiczną F: F(A 1,A,...A n = not f(a 1,A,...A n Jeszcze inaczej układ naszej bramki można przedstawić jako połączenie dwóch kluczy S n i S p : Klucz S p jest zwarty, kiedy F(A 1,A,...A n = 1, to znaczy kiedy not f(a 1,A,...A n = 1. Klucz S n jest zwarty, kiedy F(A 1,A,...A n = 0, to znaczy kiedy f(a 1,A,...A n = 1. F = f F = f V Sp V out = V F Sn V SS =0 V switch_resistor_4 Funkcje realizowane przez klucze 46 Równoległe połączenie kluczy przewodzi prąd, kiedy którykolwiek jest zwarty - realizowana jest logiczna funkcja OR Szeregowe połączenie kluczy przewodzi prąd, kiedy wszystkie są zwarte - realizowana jest logiczna funkcja AN 3

24 Od funkcji logicznej przez klucze do układu bramki z tranzystorami nmos 47 Rozważmy przykładową funkcję logiczną F: nmos_from_funct_to_circuit F(A 1,A,A 3 = not f = not (A 1 A + A 3 wyrażoną w postaci zaprzeczenia sumy iloczynów logicznych. Zastąpmy teraz klucz S n w pierwszym z omówionych układów odpowiednim połączeniem tranzystorów nmos. V V V R L R L R L V out =V F V out =V F V out =V F F = f = A 1 A +A 3 = 1 S n A 1 A A 3 A A 3 A 1 Sterowany klucz jest zwarty gdy not F = f =1 Równoległe połączenie kluczy zwieranych przez iloczyny logiczne loczyn reprezentowany przez szeregowe połączenie kluczy Klucz zwierany sygnałem A n reprezentuje nmos z kanałem indukowanym Rezystor jako element obciążenia w bramkach z tranzystorami nmos 48 Przykładowa funkcja logiczna: F(A 1,A,A 3 = not f = not (A 1 A + A 3 wady: Prąd ładujący pojemność dołączoną do wyjścia zmienia się z napięciem na wyjściu. Powolne działanie. Nieostra statyczna charakterystyka przejściowa. Trudno wykonać rezystor i zajmuje on dużą powierzchnię. Pobór mocy w stanie statycznym. Podłączyć podłoża nmos do najniższego potencjału w układzie 4

25 Wzbogacany tranzystor nmos jako element obciążenia w bramkach z tranzystorami nmos 49 Przykładowa funkcja logiczna: F(A 1,A,A 3 = not f = not (A 1 A + A 3 wady: Prąd ładujący pojemność dołączoną do wyjścia zmienia się z napięciem na wyjściu. Powolne działanie. Napięcie wyjściowe w stanie wysokim niższe od napięcia zasilania. Można tego uniknąć, jednak w takim razie wymagane dodatkowe napięcie zasilania V GG > V. Nieostra statyczna charakterystyka przejściowa. Pobór mocy w stanie statycznym. zalety: Łatwiej wykonać tranzystor niż rezystor i zajmuje on mniejszą powierzchnię. Zubażany tranzystor nmos jako element obciążenia w bramkach z tranzystorami nmos 50 Przykładowa funkcja logiczna: F(A 1,A,A 3 = not f = not (A 1 A + A 3 wady: Konieczność wytworzenia tranzystorów z kanałami zubażanymi oprócz tranzystorów z kanałami wzbogacanymi. Pobór mocy w stanie statycznym. zalety: Prąd ładujący pojemność dołączoną do wyjścia nie zmienia się z napięciem na wyjściu. Szybkie działanie. Napięcie wyjściowe w stanie wysokim równe napięciu zasilania. Ostra statyczna charakterystyka przejściowa. 5

26 Od funkcji logicznej przez klucze do układu bramki z tranzystorami pmos i obciążeniem dołączonym do masy 51 Zastąpmy teraz klucz S p odpowiednim połączeniem tranzystorów pmos. Trzeba pamiętać, że zwarcie klucza w postaci tranzystora pmos z indukowanym kanałem następuje wskutek podłączenia niskiego potencjału do bramki odpowiedniego tranzystora, czyli dla A i = 0, czyli not A i = 1. Zapiszmy więc naszą przykładową funkcję w postaci iloczynu logicznego sum zaprzeczeń zmiennych wejściowych: F = f = A 1 A +A 3 = 1 Sterowany klucz jest zwarty gdy F = not f =1 V S p V out =V F R L F(A 1,A,A 3 = not f = not (A 1 A + A 3 = not (A1 A not A3 =(not A1 + not A not A3 Od funkcji logicznej przez klucze do układu bramki z tranzystorami pmos i obciążeniem dołączonym do masy 5 Od funkcji.. do.. pmos i obciążeniem dołączonym do masy_ Zapisaliśmy funkcję w postaci iloczynu logicznego sum zaprzeczeń zmiennych wejściowych: F = not f = (not A1 + not A not A3 Pamiętamy, że zwarcie klucza w postaci tranzystora pmos z ind. kanałem następuje wskutek podłączenia niskiego potencjału do odpowiedniej bramki tranzystora, A i = 0 czyli A i = 1. V V V A 3 A 3 F = f = A 1 A +A 3 = 1 S p V out =V F A 1 A = A 1 +A V out =V F A 1 A R L R L R L V out =V F Sterowany klucz jest zwarty gdy F = not f =1 Szeregowe połączenie kluczy zwieranych przez sumy logiczne Suma reprezentowana przez równoległe połączenie kluczy Klucz zwierany sygnałem not A i reprezentuje pmos z kanałem indukowanym 6

27 Uwaga_logika_z_pMOS Pomocniczy układ bramki z tranzystorami pmos i obciążeniem dołączonym do masy Nasza przykładowa funkcja logiczna 53 F(A 1,A,A 3 = not f = not (A 1 A + A 3 jest więc realizowana przez układ z tranzystorami pmos z kanałami wzbogacanymi Podłączyć wyspy pmos do najwyższego potencjału w układzie Pamiętamy, że zwarcie klucza w postaci tranzystora pmos z ind. kanałem następuje wskutek podłączenia niskiego potencjału do odpowiedniej bramki tranzystora, A i = 0 czyli A i = 1. Uwaga: Logika pmos jest wolna, a wykonanie rezystorów mało precyzyjne i wymaga wiele miejsca na krzemie, więc tak nie robi się układów w praktyce. Ale podobnie projektuje się część układu z pmos w cyfrowych układach CMOS. Bramki logiczne w technologii CMOS 54 Z układu zastępczego z dwoma kluczami S n i S p można wyprowadzić strukturę układu w technologii CMOS V V > 0 V F = f Sp M pa V out = V F V out = V F F = f Sn A M na V SS =0 V inwerter F(A = not f(a = not A 7

28 Bramki logiczne w technologii CMOS Bramki logiczne w technologii CMOS 55 Zapiszmy naszą przykładową funkcję w dwóch postaciach: F(A 1,A,A 3 = Połączmy oba układy eliminując R - otrzymamy bramkę logiczną CMOS iloczynu logicznego sum zaprzeczeń zmiennych wejściowych F = (not A 1 + not A not A 3 Zaprojektujmy układ bramki z pmos i R zaprzeczenia sumy iloczynów logicznych zmiennych wejściowych F = not (A 1 A + A 3 Zaprojektujmy układ bramki z nmos i R Podłoża nmos do najniższego potencjału, wyspy pmos do najwyższego potencjału w układzie Bramki logiczne w technologii CMOS Symbole tranzystorów MOS 56 Podłączyć podłoża nmos do najniższego potencjału, wyspy pmos do najwyższego potencjału w układzie 8

29 57 Bramki transmisyjne w technologii CMOS Bramki transmisyjne w technologii CMOS 58 stan Φ 0 1 przejście pomiędzy P1 i P nie przewodzące przewodzące przełączniki nmos pmos OFF OFF ON ON 9

30 Bramki transmisyjne w technologii CMOS 59 Bramki transmisyjne w technologii CMOS 60 30

31 61 ziękuję za uwagę 6 31