Komputerowe Projektowanie Układów Cyfrowych w Strukturach Programowalnych

Wielkość: px
Rozpocząć pokaz od strony:

Download "Komputerowe Projektowanie Układów Cyfrowych w Strukturach Programowalnych"

Transkrypt

1 Komputerowe rojektowanie Układów Cyfrowych w Strukturach rogramowalnych Krzysztof Jasiński Z Krzysztof Jasiński 1

2 rojektowanie w systemie MAX+LUS Z Krzysztof Jasiński 2

3 rogram seminarium prowadzenie: Altera i jej produkty Układy programowalne w technice cyfrowej Metodologia projektowania w MAX+LUS prowadzanie projektu Kompilacja Symulacja Analiza czasowa rogramowanie układu odsumowanie Z Krzysztof Jasiński 3

4 ALERA Lider w sektorze układów scalonych LD Opracowała i wprowadziła na rynek układy ELD (1983) Kilkanaście rodzin układów programowalnych: Z matrycami AND-OR (-term) o Classic, MAX 3000, MAX 5000, MAX 7000, MAX 9000 Z pamięcią LU (Look-Up able) o FLEX1K/6K/8K/10K, Cyclone, AEX, Stratix, Mercury, Excalibur: nowe wielofunkcyjne struktury: -term, LU, EAB i wbudowane bloki (HardCores) np. DS, CU interfejsy etc. o Układy o pojemności do 30 milionów bramek Zintegrowany system projektowy : MAX+LUS System najnowszej generacji QUARUS latformy wieloprocesorowe, kompilacja inkrementalna Synteza optymalizowana pod kątem architektury Z Krzysztof Jasiński 4

5 Krótka historia- od liczydła do komputera 1850: George Boole tworzy algebrę (a. Boole a) Odwzorowuje wyrażenia logiczne za pomocą symboli Umożliwia operowanie wyrażeniami logicznymi w języku matematyki 1938: Claude Shannon łączy algebrę Boole a z układami przełączającymi Jego praca magisterska 1945: John von Neumann opracowuje komputer z pamięcią programu Jako elementy przełączające wykorzystuje lampy elektronowe 1946: ENAC pierwszy elektroniczny komputer 18,000 lamp Kilka tysięcy operacji mnożenia na minutę 1947: Shockley, Brittain i Bardeen wynajdują tranzystor Zastępuje lampy ozwala integrować elementów w jednej obudowie Otwiera drogę do nowoczesnej elektroniki Z Krzysztof Jasiński 5

6 ierwszy komputer Maszyna różnicowa Babbage a (1832) elementów koszt: 17,470 Z Krzysztof Jasiński 6

7 ENAC - pierwszy komputer elektroniczny (1946) Z Krzysztof Jasiński 7

8 Historia elektroniki: od tranzystora do układu scalonego Z ierwszy Bell Labs ECL 3-wejściowa bramka 1947: ranzystor Bardeen (Bell Labs) 1949: ranzystor Bipolarny Schockley 1956: ierwsza bipolarna bramka Harris 1959: ierwszy monolityczny C Kilby 1960: ierwszy komercyjny C Fairchild L: ECL: Krzysztof Jasiński 8

9 izje rozwoju Gordona Moore a (1965) rzewiduje wykładniczy wzrost liczby tranzystorów w układach scalonych podwajanie w 12 do 18 miesięcy Milion tranzystorów w układzie w 1980 Dzisiaj: 42 Miliony, 2 GHz zegar (ntel 4) Milionów tranzystorów (H A-8500) Z Krzysztof Jasiński 9

10 Z rawo Moore a LOG2 OF HE NUMBER OF COMONENS ER NEGRAED FUNCON Electronics, 19 Kwiecień, Krzysztof Jasiński 10

11 Ewolucja złożoności US Z Krzysztof Jasiński 11

12 Ewolucja układów scalonych: nowe technologie , 1935: MOSFE ranzystor Lilenfeld (Canada) & Heil (England) 1960s: CMOS wprowadzona, w szerszym zastosowaniu dopiero od lat 1980-ch 1960s: pmos (Kalkulatory) 1970s: nmos (ntel mikroprocesory 4004, 8080) entium V 1980: CMOS dominująca; BiCMOS i SO w specjalnych zastosowaniach. Z Krzysztof Jasiński 12

13 ostępy w technologii Szerokość bramki (µm) Zwiększenie upakowania 15% redukcja wymiaru/rok Milionów ranzystorów/cm Z Krzysztof Jasiński 13

14 Rozwiązania w technologii LD Media - układy CLD i FGA Metody syntezy i optymalizacji (Komputerowe narzędzia do projektowania) Z Modele systemów cyfrowych Języki specyfikacji i reprezentacji Krzysztof Jasiński 14

15 oziomy reprezentacji układu oziom architektury operacje np. obliczenia, transfer danych: języki opisu sprzętu, schematy blokowe oziom logiczny zestaw funkcji logicznych: grafy stanów, tablice prawdy, schematy logiczne oziom geometryczny elementy geometryczne: topografia układu Z Krzysztof Jasiński 15

16 Modele i poziomy abstrakcji zadania syntezy Modele behawioralne oziom architektury Synteza architektury Modele strukturalne oziom logiczny Synteza logiczna oziom geometrii rojektowanie fizyczne Modele fizyczne Z Krzysztof Jasiński 16

17 Synteza i optymalizacja układu Synteza architektury: organizacja ścieżki danych i logiki sterującej operatory funkcje układu (zasoby) + powiązania + kolejność i czasy wykonania Synteza logiczna: opracowanie mikroskopowej struktury układu automatu, schematu logicznego, opisu w języku HDL rojektowanie fizyczne: opracowanie topografii układu scalonego synteza i optymalizacja geometrii układu, generowanie komórek, rozmieszczanie elementów i połączeń; zależy od sposobu projektowania!! Kryteria optymalizacji: kryteria ogólne powierzchnia; kryteria szczegółowe szybkość działania (czas propagacji, cyklu,zwłoki), szybkość przetwarzania danych (przepustowość) Z Krzysztof Jasiński 17

18 Charakterystyka układów programowalnych roces technologiczny echnika programowania Architektura bloku logicznego Architektura bloku wejścia / wyjścia Architektura programowalnych połączeń Z Krzysztof Jasiński 18

19 roces technologiczny Stosowane technologie - bipolarne (L, ECL) - CMOS - BiCMOS - GaAs oczątkowo technologia bipolarna Obecnie dominuje CMOS Z Krzysztof Jasiński 19

20 echniki programowania Układy LD (CLD) (trwałe) Fuse EROM EEROM (FLASH) Laser Układy FGA SRAM (ulotne) Anty-fuse Z Krzysztof Jasiński 20

21 Architektura bloku logicznego odstawowy blok: komórka lub grupa komórek Komórka zawiera kilka elementów kombinacyjnych sekwencyjnych (przerzutnik) pamięć konfigurowalną (RAM, ROM, FFO etc) specjalizowane funkcje Złożoność bloku: od komórki do matrycy komórek Z Krzysztof Jasiński 21

22 Architektura bloku wejścia / wyjścia Blok we/wy może być skonfigurowany do podzbioru funkcji: ejście, wyjście lub dwukierunkowe Rejestr, zatrzask lub przejście bezpośrednie Elementy dopasowania Bufor trójstanowy yjście proste lub zanegowane Elementy regulacji poziomu sygnału yposażenie ścieżki krawędziowej JAG Z Krzysztof Jasiński 22

23 ołączenia ciągłe i segmentowe CLD A) B) FGA A B A B Z C SAŁE/RZEDYALNE OÓŹNENA C ZMENNE/NERZEDYALNE OÓŹNENA Krzysztof Jasiński 23

24 Kl asyfi kacja struk turp rogra mow alnyc h U KŁADY ROGR AMOAL NE <60 BRAMEK >60 0BRAME K R OSE LDODU ŻEJ LD OŁĄCZ ENA OJEMN OŚC OŁĄCZEN A SEGMEN OE CĄGŁE FG A CLD ER OME ROM FLASH SRAM ANFU SE EROM ERO MFLAS HSR Architektury, technologie, programowanie Klas yfikacja s truktur programowalnych UKŁADY ROGRAMOALNE < 600 BRAMEK > 600 BRAMEK ROSE LD OŁĄCZENA SEGMENOE LD O DUŻEJ OJEMNOŚC OŁĄCZENA CĄGŁE FGA CLD EROM EEROM FLASH SRAM ANFUSE EROM EEROM FLASH SRAM Z Krzysztof Jasiński 24

25 MAX Schemat Blokowy LAB z Lokalną Matrycą ołączeń Makrokomórka Końcówki /O A Z Sterowanie /O rogramowalna Matryca ołączeń (A) Krzysztof Jasiński 25

26 MAX Budowa Komórki LAB Lokalna Matryca ołączeń Globalny Clear Globalny clock Ekspandery Równoległe Z elementu /O roduct- erm Select Matrix Clock RN D Q ENA CLRN do A /O Z ołączenia z A Ekspandery ybór Clear Krzysztof Jasiński 26

27 MAX7000A schemat blokowy Z Krzysztof Jasiński 27

28 MAX7000A ekspandery równoległe Z Krzysztof Jasiński 28

29 MAX7000A połączenie z matrycą A Z Krzysztof Jasiński 29

30 FLEX 10K - Schemat Blokowy Element /O OE OE OE OE OE OE OE OE LAB z połączeniami lokalnymi EAB OE OE OE OE EAB Z Element Logiczny OE OE Blok amięci budowanej Fastrack ołączenia Globalne Krzysztof Jasiński 30 OE OE

31 FLEX10K grupa komórek LAB Z Krzysztof Jasiński 31

32 FLEX 10K Komórka LE z amięcią LU ołączenie Lokalne w LAB z iersza ołączenia Globalnego Globalne Zerowanie e carry e Cascade Do połączeń Matrycy Globalnych Data 1 Data 2 Data 3 Data 4 LU Carry Chain Cascade Chain RN D Q ENA CLRN LAB: Sygnały Sterujące LAB Sterowanie 1 Sterowanie 2 Sterowanie 3 Sterowanie 4 Clear/ reset Logic y Carry Zegar y Cascade Multipleksery Konfiguracyjne Z Krzysztof Jasiński 32

33 FLEX10K Blok pamięci wbudowanej Z Krzysztof Jasiński 33

34 Rodzina układów ACEX 1K łasności E1K10 E1K30 E1K50 E1K100 # bramek 10,000 30,000 50, ,000 # komórek (LE) 576 1,728 2,880 4,992 RAM Bitów 12,288 24,576 40,960 49,152 Końcówki /O (Maksimum) ypy obudów 100-in QF 144-in QF 208-in QF 256-in BGA in QF 208-in QF 256-in BGA in QF 208-in QF 256-in BGA in BGA in QF 256-in BGA in BGA 1 Z Krzysztof Jasiński 34

35 obór prądu w funkcji częstotliwości orównanie układów z rodziny MAX7000S i MAX3000A Z Krzysztof Jasiński 35

36 obór prądu w funkcji częstotliwości orównanie układów z rodziny FLEX10K i ACEX1K Z Krzysztof Jasiński 36

37 Nowe rodziny układów AEX 20K Nowa rodzina LD do integracji systemu w jednym układzie Z Krzysztof Jasiński 37

38 AEX 20K MAX 7000 roduct erms ide Fan-in Macrocell Fast State Machines FLEX 10K 3D nterconnect Embedded Memory High Density hase-locked Loop FLEX 6000 nterleaved LABs LE Structure /O Structure AEX 20K udoskonala i scala istniejące architektury umożliwiając realizację systemu w jednym strukturze Z Krzysztof Jasiński 38

39 Architektura MultiCore Architektura MultiCore pozwala realizować projekty o złożoności powyżej miliona bramek Ułatwia efektywną integrację Look-up able Core: FLEX 6000 Model roduct-erm Core: MAX 7000 Model Memory Core: FLEX 10KE Model LU LU LU LU LU -erm -erm -erm -erm -erm Memory Memory Memory Memory Memory LU LU LU LU LU -erm Memory -erm Memory -erm Memory -erm Memory -erm Memory Z Krzysztof Jasiński 39

40 Charakterystyka rodziny AEX 20K 2.5-V, 0.25-µ/0.22-µ, 6LM SRAM (technologia) 100K to 400K bramek 4,160 to 16,640 Elementów Logicznych 53,000 to 213,000 Bitów RAM 416 to 1,664 Makrokomórek 125-MHz zegar systemu 64-Bit, 66-MHz standard C Architektura typu Embedded MultiCore roduct erm - tpd = 3.9-ns High-Speed Dual-ort RAM Z Krzysztof Jasiński 40

41 Rozszerzona matryca połączeń ołączenie kolumnie ołączenie w wierszu ołączenia w MegaLABie MegaLAB ESB Z ołączenia Lokalne MegaLAB Krzysztof Jasiński 41

42 MegaBLOK w architekturze AEX 20K LE LE LE LE LE LE LE LE LE LE Matryca połączeń w MegaLAB Blok budowanych funkcji (ESB) Element Logiczny (LE) 4-wejściowa matryca LU rzerzutnik D Łańcuchy Carry i Cascade Blok matryc logicznych (LAB) 10 LEów MegaLAB 16 LABów 1 blok wbudowanych funkcji (ESB) LAB1 LAB2 LAB16 Nowy oziom MegaLAB Hierarchii Z Krzysztof Jasiński 42

43 arametry AEX 20K cd. 4-poziomy połączeń ciągłych Fastrack Nowy poziom topologii ścieżek Rozszerzona pętla fazowa (LL) 1X, 2X, 4X zwielokrotnienie zegara Zasilanie interfejsu /O MultiVolt Zaawansowane obudowy FineLine BGA Zgodność wyprowadzeń obudów SameFrame Z Krzysztof Jasiński 43

44 Rodzina AEX 20K/E Atrybuty E20K100E E20K100 E20K160E E20K200E E20K200 E20K300E E20K400E E20K400 E20K600E E20K1000E Maksymalna # bramek 263K 404K 526K 728K 1,052K 1,537K 2,670K ypowa # bramek 53K - 106K 82K - 163K 106K - 211K 147K - 293K 213K - 423K 311K - 618K 541K - 1,073K # LE 4,160 6,400 8,320 11,520 16,640 24,320 42,240 Maksymalna # RAM Bit. 53,248 81, , , , , ,672 Maksymalna # komórek ,152 1,664 2,432 4,224 Maksymalna # pinów /O Obudowy 144 QF 196 BGA* 208 QF 240 QF 324 BGA* 356 BGA 144 QF 208 QF 240 QF 400 BGA* 208 RQF 240 RQF 356 BGA 484 BGA* 672 BGA* 208 RQF 240 RQF 672 BGA* 652 BGA 655 GA 672 BGA* 672 BGA* 900 BGA* 900 BGA* 984 GA Z Krzysztof Jasiński 44

45 Struktura MegaLABu Każdy LAB może być połączony linią lokalną lub przez magistralę ogólną (MegaLAB nterconnect) MegaLAB nterconnect ESB Z LAB Komórki /O ołączenia Lokalne Krzysztof Jasiński 45

46 Blok wbudowanych funkcji Rozbudowana struktura wbudowanych funkcji zoptymalizowana w celu integracji systemu ESB * Z Krzysztof Jasiński 46

47 Możliwości struktury roduct-erm ESB realizuje funkcje w strukturze logicznej typu suma iloczynów 32 iloczyny logiczne 16 programowalne przerzutniki D + XOR + arallel Expander 16 Makrokomórek ozwala realizować funkcje o dużej liczbie wejść (fan-in) 3.9-ns czas propagacji MegaLAB nterconnect 32 Feedback 32 roduct erms (loczyny) 32 OR XOR FFs Z 47 Krzysztof Jasiński 47

48 Opóźnienia w strukturach AEX 20K Opóźnienia pomiędzy układami sumują się obniżając szybkość systemu ntegracja różnych architektur logicznych redukuje opóźnienia AEX 20K EF10K100E-1 EM7064S-5 AEX 20K -1 Speed Grade LU REG REG LU REG REG Z t CO 4.7 ns t D 1.0 ns -ERM t SU 2.9 ns tpd = 4.7 ns ns ns = 8.6 ns t CO 0.2 ns -ERM t LAD 3.9 ns t SU 0.7 ns tpd = 0.2 ns ns ns = 4.8 ns Krzysztof Jasiński 48

49 Rodzina ACEX (odpowiednik FLEX10K) Z Krzysztof Jasiński 49

50 rogramowanie układów e ktory te s towe Moduł programują cy Ko mp ila tor MAX+ LUS.pof.jed.sof.scf.ve c rogramator.plf.jed.pof BitBla ster Raport.hex.ttf.sbf.rbf Z Krzysztof Jasiński 50

51 rogramowanie w systemie (S) Z Krzysztof Jasiński 51

52 nterfejs do programowanie/konfiguracji ByteBlaster Z Krzysztof Jasiński 52

53 Schemat konfiguracji z pamięcią Z Krzysztof Jasiński 53

54 Schemat konfiguracji w trybie S + pamięć Z Krzysztof Jasiński 54

55 Schemat konfiguracji z mikroprocesorem Z Krzysztof Jasiński 55

56 Redundancja pozwala naprawić defekt! atent ALERY dla technologii LD Znaczne zwiększenie uzysku Element /O (OE) OE OE OE OE OE OE OE Logic Array Block OE Sekcja z defektem OE OE OE OE Uaktywniona sekcja nadmiarowa Z Krzysztof Jasiński 56

57 Kierunek integracji systemów - SOC System on Board System on rogrammable Chip AEX Z Krzysztof Jasiński 57

58 Nowa strategia integracji - Megafunkcje Oferowane przez f-mę ALERA Zbiór standardów przemysłowych Optymalizowane pod kątem układów f-my ALERA Oferowane przez partnerów Szeroki asortyment funkcji typowych i specjalizowanych Optymalizowane dla technologii układów f-my ALERA Z Dwa uzupełniające się źródła zoptymalizowanych megafunkcji Krzysztof Jasiński 58

59 Rozwiązanie systemowe Oryginalne funkcje użytkownika Biblioteka funkcji Altera na życzenie 16-Bit CU Glue Logic roprietary Compression Algorithm FF C Master/arget EEE-1394 Z Krzysztof Jasiński 59

60 arametryzacja funkcji dopasowanie na miarę Konstruktor Megafunkcji (core) Specyfikacja rojektant systemu Z Krzysztof Jasiński 60

61 rocedura stosowania OpenCore Download Free Obtain Free Megaizard arameterization Modify MAX+LUS and Quartus Software MAX+LUS ΙΙ Analyze Silicon & Development Board License Z Krzysztof Jasiński 61

62 rzejście od prototypu do produkcji core Altera LD core core Altera LD Altera MLD Ceny LD są dla wielu zastosowań umiarkowane Dla większej produkcji Altera proponuje tańszą technologię -MLD rototyp core ASC rodukcja Dla specjalnych zastosowań rdzenie mogą być użyte w ASCach Z Krzysztof Jasiński 62

63 zrost układów ASC zawierających % Source: CE Z Krzysztof Jasiński 63

64 Ewolucja narzędzi do projektowania A+LUS MAX+LUS MAX+LUS Quartus Gates EF81500 EF81188 EM7256 EM5192 EM5128 E1800 E1200 EF10K100 EF10K50 EF10K250A AEX 20K Czwarta generacja narzędzi projektowych dla układów LD Z Krzysztof Jasiński 64

65 Nowe narzędzia do projektowania Milion+ bramek System w jednym układzie Rekompilacja inkrementalna Systemy wieloprocesorowe wórczość intelektualna rojekty opisane językiem HDL owtórne użycie projektu Szybki dostęp do rynku rojektowanie zespołowe Sprawdzanie i korekta Obliczenia rozproszone orld-ide eb spółpraca poprzez nternet oprzez sieci środowiskowe Z Krzysztof Jasiński 65

66 Adaptacyjne metody syntezy Strategia syntezy algorytmu CoreSyn wybiera rdzeń architektury właściwy dla danej funkcji Zapewnia optymalne wykorzystanie zasobów i parametry dynamiczne aplikacji Z LL Memory Controller FFO rite Memory Control Read Memory Control FFO Usage arameter Control S/M CoreSyn Algorithm LU -erm Memory Krzysztof Jasiński 66

67 Analizator Logiczny Signalap Użytkownik definiuje sygnały, punkty do kontroli i zbierania danych testowych Dane są zapamiętywane w blokach EAB Dane testowe są przekazywane do analizy w systemie QUARUS Użycie megafunkcji Signalap pozwala wyeliminować tradycyjny analizator logiczny System Quartus AEX 20K Signalap Megafunction Kabel interfejsu Z Krzysztof Jasiński 67

68 yzwania dla projektanta systemu Szybsze wejście na rynek Krótszy okres życia produktu Niższy Koszt iększe wymagania Z Krzysztof Jasiński 68

69 yzwania dla projektanta systemu Skala problemów Mikro Ultra-high speed design nterconnect Noise, Crosstalk Reliability, Manufacturability ower Dissipation Clock distribution. Makro ime-to-market Millions of Gates High-Level Abstractions Reuse & : ortability redictability roductivity etc.? Z Krzysztof Jasiński 69

70 Czynniki sukcesu rynkowego Niski koszt i krótki cykl (time-to-market) Czynniki wpływające na sukces rynkowy Obniżenie kosztu zrost funkcjonalności Skrócenie cyklu (time to market) zrost szybkości systemu zrost jakości/niezawodności Łatwiejsze wykorzystanie Redukcja wymiarów Redukcja poboru mocy Z Source: Dataquest Ocena w % Krzysztof Jasiński 70

71 orównanie kosztów: ACEX - ASCs ASC = koszt układu + koszt opracowania + koszty kryte ACEX minimalizuje koszty ukryte Brak kosztów NRE Brak strat ( utraconej szansy ) Brak kosztów powtarzania cyklu Niski koszt rezerw Lost Opportunity NREs Koszty ukryte Całkowity koszt ($) Development Cost Development Cost Device Unit Cost Device Unit Cost Z ACEX ASCs Krzysztof Jasiński 71

72 rzykłady zastosowań - kryptografia mplementacje algorytmów kryptograficznych Algorytmy kryptograficzne realizacje sprzętowe realizacje programowe stałe Rekonfigurowalne ASC FGA ntel, RSC urocesory wbudowane (DS, smart card,...) Z Krzysztof Jasiński 72

73 rzykłady zastosowań - telekomunikacja Modulator Outer Coding Layer nner Coding Layer FR Compiler nput Data Scrambler Linear Feedback Shift Register FEC Reed Solomon Encoder nterleaver Convolutional Symbol Mapper ROM LU Convolutional Encoder Q N LF Numerically Controlled Oscillator N LF DAC LM Altera MegaCore Function AM MegaFunction FR Compiler o Analog Circuitry Output Data Z Krzysztof Jasiński 73

74 System komunikacyjny: odbiornik Demodulator LF N EQ EQ ADC NCO EQ Symbol +Clock Recovery Symbol Demapper +Error erm AGC Automatic Gain Control LF N EQ EQ LM Altera MegaCore Function AM MegaFunction Viterbi Decoder nner Coding Layer De-nterleaver Outer Coding Layer FEC Descrambler Z Krzysztof Jasiński 74

PRUS - Projektowanie Programowalnych Układów Scalonych

PRUS - Projektowanie Programowalnych Układów Scalonych RUS - rojektowanie rogramowalnych Układów Scalonych Krzysztof Jasiński kjasio@tele.pw.edu.pl Z Krzysztof Jasiński 1 lan przedmiotu RUS Autorzy: dr inż. Krzysztof Jasiński, dr inż. aweł omaszewicz ROJEKOANE

Bardziej szczegółowo

UKŁADY CPLD NOWEJ GENERACJI ELEKTRONIKA CYFROWA

UKŁADY CPLD NOWEJ GENERACJI ELEKTRONIKA CYFROWA UKŁADY CLD NOWEJ GENERACJ ELEKRONKA CYFROWA 2005 Krzysztof Jasiński rogram MAX CLD - Wprowadzenie Architektura Możliwości Narzędzia CAD Ceny i dostępność W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 2

Bardziej szczegółowo

Cyfrowe układy scalone

Cyfrowe układy scalone Cyfrowe układy scalone Ryszard J. Barczyński, 2010 2015 Politechnika Gdańska, Wydział FTiMS, Katedra Fizyki Ciała Stałego Materiały dydaktyczne do użytku wewnętrznego Cyfrowe układy scalone Układy cyfrowe

Bardziej szczegółowo

Temat: Pamięci. Programowalne struktury logiczne.

Temat: Pamięci. Programowalne struktury logiczne. Temat: Pamięci. Programowalne struktury logiczne. 1. Pamięci są układami służącymi do przechowywania informacji w postaci ciągu słów bitowych. Wykonuje się jako układy o bardzo dużym stopniu scalenia w

Bardziej szczegółowo

Systemy wbudowane. Układy programowalne

Systemy wbudowane. Układy programowalne Systemy wbudowane Układy programowalne Układy ASIC Application Specific Integrated Circuits Podstawowy rozdział cyfrowych układów scalonych: Wielkie standardy: standardowe, uniwersalne elementy o strukturze

Bardziej szczegółowo

Technika mikroprocesorowa

Technika mikroprocesorowa Technika mikroprocesorowa zajmuje się przetwarzaniem danych w oparciu o cyfrowe programowalne układy scalone. Systemy przetwarzające dane w oparciu o takie układy nazywane są systemami mikroprocesorowymi

Bardziej szczegółowo

Układy programowalne. Wykład z ptc część 5

Układy programowalne. Wykład z ptc część 5 Układy programowalne Wykład z ptc część 5 Pamięci ROM Pamięci stałe typu ROM (Read only memory) umożliwiają jedynie odczytanie informacji zawartej w strukturze pamięci. Działanie: Y= X j *cs gdzie j=linia(a).

Bardziej szczegółowo

Technika Mikroprocesorowa

Technika Mikroprocesorowa Technika Mikroprocesorowa Dariusz Makowski Katedra Mikroelektroniki i Technik Informatycznych tel. 631 2648 dmakow@dmcs.pl http://neo.dmcs.p.lodz.pl/tm 1 System mikroprocesorowy? (1) Magistrala adresowa

Bardziej szczegółowo

Opracował: Jan Front

Opracował: Jan Front Opracował: Jan Front Sterownik PLC PLC (Programowalny Sterownik Logiczny) (ang. Programmable Logic Controller) mikroprocesorowe urządzenie sterujące układami automatyki. PLC wykonuje w sposób cykliczny

Bardziej szczegółowo

Literatura. adów w cyfrowych. Projektowanie układ. Technika cyfrowa. Technika cyfrowa. Bramki logiczne i przerzutniki.

Literatura. adów w cyfrowych. Projektowanie układ. Technika cyfrowa. Technika cyfrowa. Bramki logiczne i przerzutniki. Literatura 1. D. Gajski, Principles of Digital Design, Prentice- Hall, 1997 2. C. Zieliński, Podstawy projektowania układów cyfrowych, PWN, Warszawa 2003 3. G. de Micheli, Synteza i optymalizacja układów

Bardziej szczegółowo

Cyfrowe układy scalone

Cyfrowe układy scalone Ryszard J. Barczyński, 2 25 Politechnika Gdańska, Wydział FTiMS, Katedra Fizyki Ciała Stałego Materiały dydaktyczne do użytku wewnętrznego Układy cyfrowe stosowane są do przetwarzania informacji zakodowanej

Bardziej szczegółowo

2004 Krzysztof Jasiński PRUS. Najtańsze układy CPLD

2004 Krzysztof Jasiński PRUS. Najtańsze układy CPLD RUS Najtańsze układy CLD rogram MAX CLD - prowadzenie Architektura Możliwości Narzędzia CAD Ceny i dostępność RUS 2 2 MAX : Najtańsze CLD w historii Nowa Architektura Logiczna 1/2 kosztu 1/10 poboru mocy

Bardziej szczegółowo

Architektura komputerów Wykład 2

Architektura komputerów Wykład 2 Architektura komputerów Wykład 2 Jan Kazimirski 1 Elementy techniki cyfrowej 2 Plan wykładu Algebra Boole'a Podstawowe układy cyfrowe bramki Układy kombinacyjne Układy sekwencyjne 3 Algebra Boole'a Stosowana

Bardziej szczegółowo

Kierunek Inżynieria Akustyczna, V rok Programowalne Układy Cyfrowe. Platforma sprzętowa. Rajda & Kasperek 2014 Katedra Elektroniki AGH 1

Kierunek Inżynieria Akustyczna, V rok Programowalne Układy Cyfrowe. Platforma sprzętowa. Rajda & Kasperek 2014 Katedra Elektroniki AGH 1 Kierunek Inżynieria Akustyczna, V rok Programowalne Układy Cyfrowe Platforma sprzętowa Rajda & Kasperek 2014 Katedra Elektroniki AGH 1 Program wykładu Architektura układów FPGA Rodzina Xilinx Spartan-6

Bardziej szczegółowo

Elementy cyfrowe i układy logiczne

Elementy cyfrowe i układy logiczne Elementy cyfrowe i układy logiczne Wykład 5 Legenda Procedura projektowania Podział układów VLSI 2 1 Procedura projektowania Specyfikacja Napisz, jeśli jeszcze nie istnieje, specyfikację układu. Opracowanie

Bardziej szczegółowo

Bramki logiczne Podstawowe składniki wszystkich układów logicznych

Bramki logiczne Podstawowe składniki wszystkich układów logicznych Układy logiczne Bramki logiczne A B A B AND NAND A B A B OR NOR A NOT A B A B XOR NXOR A NOT A B AND NAND A B OR NOR A B XOR NXOR Podstawowe składniki wszystkich układów logicznych 2 Podstawowe tożsamości

Bardziej szczegółowo

Architektura systemu komputerowego

Architektura systemu komputerowego Zakres przedmiotu 1. Wstęp do systemów mikroprocesorowych. 2. Współpraca procesora z pamięcią. Pamięci półprzewodnikowe. 3. Architektura systemów mikroprocesorowych. 4. Współpraca procesora z urządzeniami

Bardziej szczegółowo

Specyfika projektowania Mariusz Rawski

Specyfika projektowania Mariusz Rawski CAD Specyfika projektowania Mariusz Rawski rawski@tele.pw.edu.pl http://rawski.zpt.tele.pw.edu.pl/ System cyfrowy pierwsze skojarzenie Urządzenia wprowadzania danych: klawiatury czytniki urządzenia przetwarzania

Bardziej szczegółowo

Ochrona własności intelektualnej projektów w układach FPGA poprzez szyfrowanie danych konfiguracyjnych

Ochrona własności intelektualnej projektów w układach FPGA poprzez szyfrowanie danych konfiguracyjnych Ochrona własności intelektualnej projektów w układach FPGA poprzez szyfrowanie danych konfiguracyjnych (Na przykładzie projektowania układów sterujacych) Grzegorz Łabiak i Marek Węgrzyn Instytut Informatyki

Bardziej szczegółowo

Sterowniki Programowalne (SP)

Sterowniki Programowalne (SP) Sterowniki Programowalne (SP) Wybrane aspekty procesu tworzenia oprogramowania dla sterownika PLC Podstawy języka funkcjonalnych schematów blokowych (FBD) Politechnika Gdańska Wydział Elektrotechniki i

Bardziej szczegółowo

Programowalne scalone układy cyfrowe PLD, CPLD oraz FPGA

Programowalne scalone układy cyfrowe PLD, CPLD oraz FPGA Programowalne scalone układy cyfrowe PLD, CPLD oraz FPGA Ogromną rolę w technice cyfrowej spełniają układy programowalne, często określane nazwą programowalnych modułów logicznych lub krótko hasłem FPLD

Bardziej szczegółowo

ZASTOSOWANIA UKŁADÓW FPGA W ALGORYTMACH WYLICZENIOWYCH APPLICATIONS OF FPGAS IN ENUMERATION ALGORITHMS

ZASTOSOWANIA UKŁADÓW FPGA W ALGORYTMACH WYLICZENIOWYCH APPLICATIONS OF FPGAS IN ENUMERATION ALGORITHMS inż. Michał HALEŃSKI Wojskowy Instytut Techniczny Uzbrojenia ZASTOSOWANIA UKŁADÓW FPGA W ALGORYTMACH WYLICZENIOWYCH Streszczenie: W artykule przedstawiono budowę oraz zasadę działania układów FPGA oraz

Bardziej szczegółowo

Sterowniki programowalne Programmable Controllers. Energetyka I stopień Ogólnoakademicki. przedmiot kierunkowy

Sterowniki programowalne Programmable Controllers. Energetyka I stopień Ogólnoakademicki. przedmiot kierunkowy Załącznik nr 7 do Zarządzenia Rektora nr 10/12 z dnia 21 lutego 2012r. KARTA MODUŁU / KARTA PRZEDMIOTU Kod modułu Nazwa modułu Nazwa modułu w języku angielskim Sterowniki programowalne Programmable Controllers

Bardziej szczegółowo

Wykorzystanie standardu JTAG do programowania i debugowania układów logicznych

Wykorzystanie standardu JTAG do programowania i debugowania układów logicznych Politechnika Śląska w Gliwicach Wydział Automatyki Elektroniki i Informatyki Wykorzystanie standardu JTAG do programowania i debugowania układów logicznych Promotor dr inż. Jacek Loska Wojciech Klimeczko

Bardziej szczegółowo

Architektura komputerów

Architektura komputerów Architektura komputerów Wykład 12 Jan Kazimirski 1 Magistrale systemowe 2 Magistrale Magistrala medium łączące dwa lub więcej urządzeń Sygnał przesyłany magistralą może być odbierany przez wiele urządzeń

Bardziej szczegółowo

PAMIĘCI. Część 1. Przygotował: Ryszard Kijanka

PAMIĘCI. Część 1. Przygotował: Ryszard Kijanka PAMIĘCI Część 1 Przygotował: Ryszard Kijanka WSTĘP Pamięci półprzewodnikowe są jednym z kluczowych elementów systemów cyfrowych. Służą do przechowywania informacji w postaci cyfrowej. Liczba informacji,

Bardziej szczegółowo

Układy logiczne. Wstęp doinformatyki. Funkcje boolowskie (1854) Funkcje boolowskie. Operacje logiczne. Funkcja boolowska (przykład)

Układy logiczne. Wstęp doinformatyki. Funkcje boolowskie (1854) Funkcje boolowskie. Operacje logiczne. Funkcja boolowska (przykład) Wstęp doinformatyki Układy logiczne komputerów kombinacyjne sekwencyjne Układy logiczne Układy kombinacyjne Dr inż. Ignacy Pardyka Akademia Świętokrzyska Kielce, 2001 synchroniczne asynchroniczne Wstęp

Bardziej szczegółowo

JĘZYKI PROGRAMOWANIA STEROWNIKÓW

JĘZYKI PROGRAMOWANIA STEROWNIKÓW JĘZYKI PROGRAMOWANIA STEROWNIKÓW dr inż. Wiesław Madej Wstęp Języki programowania sterowników 15 h wykład 15 h dwiczenia Konsultacje: - pokój 325A - środa 11 14 - piątek 11-14 Literatura Tadeusz Legierski,

Bardziej szczegółowo

Projektowanie układów FPGA. Żródło*6+.

Projektowanie układów FPGA. Żródło*6+. Projektowanie układów FPGA Żródło*6+. Programowalne układy logiczne W elektronice cyfrowej funkcjonują dwa trendy rozwoju: Specjalizowane układy scalone ASIC (ang. Application Specific Integrated Circuits)

Bardziej szczegółowo

Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki. ĆWICZENIE Nr 8 (3h) Implementacja pamięci ROM w FPGA

Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki. ĆWICZENIE Nr 8 (3h) Implementacja pamięci ROM w FPGA Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 8 (3h) Implementacja pamięci ROM w FPGA Instrukcja pomocnicza do laboratorium z przedmiotu Programowalne Struktury

Bardziej szczegółowo

Który z podzespołów komputera przy wyłączonym zasilaniu przechowuje program rozpoczynający ładowanie systemu operacyjnego? A. CPU B. RAM C. ROM D.

Który z podzespołów komputera przy wyłączonym zasilaniu przechowuje program rozpoczynający ładowanie systemu operacyjnego? A. CPU B. RAM C. ROM D. 1 WERSJA X Zadanie 1 Który z podzespołów komputera przy wyłączonym zasilaniu przechowuje program rozpoczynający ładowanie systemu operacyjnego? A. CPU B. RAM C. ROM D. I/O Zadanie 2 Na podstawie nazw sygnałów

Bardziej szczegółowo

Systemy Wbudowane. Arduino - rozszerzanie. Podłączanie wyświetlacza LCD. Podłączanie wyświetlacza LCD. Podłączanie wyświetlacza LCD

Systemy Wbudowane. Arduino - rozszerzanie. Podłączanie wyświetlacza LCD. Podłączanie wyświetlacza LCD. Podłączanie wyświetlacza LCD Wymagania: V, GND Zasilanie LED podswietlenia (opcjonalne) Regulacja kontrastu (potencjometr) Enable Register Select R/W (LOW) bity szyny danych Systemy Wbudowane Arduino - rozszerzanie mgr inż. Marek

Bardziej szczegółowo

Katedra Mikroelektroniki i Technik Informatycznych

Katedra Mikroelektroniki i Technik Informatycznych Katedra Mikroelektroniki i Technik Informatycznych Bloki obieralne na kierunku Mechatronika rok akademicki 2013/2014 ul. Wólczańska 221/223, budynek B18 www.dmcs.p.lodz.pl Nowa siedziba Katedry 2005 2006

Bardziej szczegółowo

Procesory w FPGA H D L. dr inż. Paweł Tomaszewicz Instytut Telekomunikacji Politechnika Warszawska

Procesory w FPGA H D L. dr inż. Paweł Tomaszewicz Instytut Telekomunikacji Politechnika Warszawska Procesory w FPGA 1 System w FPGA SOPC - System on a Programmable Chip System mikroprocesorowy w układzie programowalnym: softprocesor zrealizowany w logice układu FPGA NIOS2 Altera Microblaze Xilinx OpenRISC

Bardziej szczegółowo

Język opisu sprzętu VHDL

Język opisu sprzętu VHDL Język opisu sprzętu VHDL dr inż. Adam Klimowicz Seminarium dydaktyczne Katedra Mediów Cyfrowych i Grafiki Komputerowej Informacje ogólne Język opisu sprzętu VHDL Przedmiot obieralny dla studentów studiów

Bardziej szczegółowo

Podstawy techniki cyfrowej i mikroprocesorowej - opis przedmiotu

Podstawy techniki cyfrowej i mikroprocesorowej - opis przedmiotu Podstawy techniki cyfrowej i mikroprocesorowej - opis przedmiotu Informacje ogólne Nazwa przedmiotu Podstawy techniki cyfrowej i mikroprocesorowej Kod przedmiotu 06.5-WE-AiRP-PTCiM Wydział Kierunek Wydział

Bardziej szczegółowo

Układy programowalne. dr inŝ. Paweł Tomaszewicz Instytut Telekomunikacji Politechnika Warszawska

Układy programowalne. dr inŝ. Paweł Tomaszewicz Instytut Telekomunikacji Politechnika Warszawska Układy programowalne GA PA FPGA FEX EP 1 Układy programowalne przez uŝytkownika FP P FPGA PA PA OOK-UP TABE GA XPA Classic EP XC 3000 XC 4000 MAX, APEX Spartan ispsi Virtex MAC Cyclone XC9500 Stratix MUX

Bardziej szczegółowo

Współczesne techniki informacyjne

Współczesne techniki informacyjne Współczesne techniki informacyjne są multimedialne, można oczekiwać, że po cywilizacji pisma (i druku) nastąpi etap cywilizacji obrazowej czyli coraz większa jest potrzeba gromadzenia i przysyłania wielkiej

Bardziej szczegółowo

LEKCJA TEMAT: Zasada działania komputera.

LEKCJA TEMAT: Zasada działania komputera. LEKCJA TEMAT: Zasada działania komputera. 1. Ogólna budowa komputera Rys. Ogólna budowa komputera. 2. Komputer składa się z czterech głównych składników: procesor (jednostka centralna, CPU) steruje działaniem

Bardziej szczegółowo

Wstęp do współczesnej inżynierii EKS i komputery sterowane myślami. Andrzej Materka, listopad 2010

Wstęp do współczesnej inżynierii EKS i komputery sterowane myślami. Andrzej Materka, listopad 2010 Politechnika Łódzka Instytut Elektroniki Wstęp do współczesnej inżynierii EKS i komputery sterowane myślami Andrzej Materka, listopad 2010 Jena Meeting, 12-14 December 2008 1/8 Plan wykładu - rozwój urządzeń

Bardziej szczegółowo

Elektronika i techniki mikroprocesorowe

Elektronika i techniki mikroprocesorowe Elektronika i techniki mikroprocesorowe Technika cyfrowa ZłoŜone one układy cyfrowe Katedra Energoelektroniki, Napędu Elektrycznego i Robotyki Wydział Elektryczny, ul. Krzywoustego 2 PLAN WYKŁADU idea

Bardziej szczegółowo

Wyjścia analogowe w sterownikach, regulatorach

Wyjścia analogowe w sterownikach, regulatorach Wyjścia analogowe w sterownikach, regulatorach 1 Sygnały wejściowe/wyjściowe w sterowniku PLC Izolacja galwaniczna obwodów sterownika Zasilanie sterownika Elementy sygnalizacyjne Wejścia logiczne (dwustanowe)

Bardziej szczegółowo

Lista tematów na kolokwium z wykładu z Techniki Cyfrowej w roku ak. 2013/2014

Lista tematów na kolokwium z wykładu z Techniki Cyfrowej w roku ak. 2013/2014 Lista tematów na kolokwium z wykładu z Techniki Cyfrowej w roku ak. 2013/2014 Temat 1. Algebra Boole a i bramki 1). Podać przykład dowolnego prawa lub tożsamości, które jest spełnione w algebrze Boole

Bardziej szczegółowo

Budowa i zasada działania komputera. dr Artur Bartoszewski

Budowa i zasada działania komputera. dr Artur Bartoszewski Budowa i zasada działania komputera 1 dr Artur Bartoszewski Jednostka arytmetyczno-logiczna 2 Pojęcie systemu mikroprocesorowego Układ cyfrowy: Układy cyfrowe służą do przetwarzania informacji. Do układu

Bardziej szczegółowo

Programowanie sterowników PLC wprowadzenie

Programowanie sterowników PLC wprowadzenie Programowanie sterowników PLC wprowadzenie Zakład Teorii Maszyn i Automatyki Katedra Podstaw Techniki Felin p.110 http://ztmia.ar.lublin.pl/sips waldemar.samociuk@up.lublin,pl Sterowniki programowalne

Bardziej szczegółowo

Implementacja algorytmu szyfrującego

Implementacja algorytmu szyfrującego Warszawa 25.01.2008 Piotr Bratkowski 4T2 Przemysław Tytro 4T2 Dokumentacja projektu Układy Cyfrowe Implementacja algorytmu szyfrującego serpent w układzie FPGA 1. Cele projektu Celem projektu jest implementacja

Bardziej szczegółowo

Architektura Systemów Komputerowych 2

Architektura Systemów Komputerowych 2 Architektura Systemów Komputerowych 2 Pytania egzaminacyjne z części pisemnej mgr inż. Leszek Ciopiński Wykład I 1. Historia i ewolucja architektur komputerowych 1.1. Czy komputer Z3 jest zgodny z maszyną

Bardziej szczegółowo

Podział układów cyfrowych. rkijanka

Podział układów cyfrowych. rkijanka Podział układów cyfrowych rkijanka W zależności od przyjętego kryterium możemy wyróżnić kilka sposobów podziału układów cyfrowych. Poniżej podam dwa z nich związane ze sposobem funkcjonowania układów cyfrowych

Bardziej szczegółowo

Technika mikroprocesorowa. W. Daca, Politechnika Szczecińska, Wydział Elektryczny, 2007/08

Technika mikroprocesorowa. W. Daca, Politechnika Szczecińska, Wydział Elektryczny, 2007/08 Pamięci Układy pamięci kontaktują się z otoczeniem poprzez szynę danych, szynę owa i szynę sterującą. Szerokość szyny danych określa liczbę bitów zapamiętywanych do pamięci lub czytanych z pamięci w trakcie

Bardziej szczegółowo

Funkcje logiczne X = A B AND. K.M.Gawrylczyk /55

Funkcje logiczne X = A B AND. K.M.Gawrylczyk /55 Układy cyfrowe Funkcje logiczne AND A B X = A B... 2/55 Funkcje logiczne OR A B X = A + B NOT A A... 3/55 Twierdzenia algebry Boole a A + B = B + A A B = B A A + B + C = A + (B+C( B+C) ) = (A+B( A+B) )

Bardziej szczegółowo

PROGRAMOWALNE STEROWNIKI LOGICZNE

PROGRAMOWALNE STEROWNIKI LOGICZNE PROGRAMOWALNE STEROWNIKI LOGICZNE I. Wprowadzenie Klasyczna synteza kombinacyjnych i sekwencyjnych układów sterowania stosowana do automatyzacji dyskretnych procesów produkcyjnych polega na zaprojektowaniu

Bardziej szczegółowo

Wykład Mikroprocesory i kontrolery

Wykład Mikroprocesory i kontrolery Wykład Mikroprocesory i kontrolery Cele wykładu: Poznanie podstaw budowy, zasad działania mikroprocesorów i układów z nimi współpracujących. Podstawowa wiedza potrzebna do dalszego kształcenia się w technice

Bardziej szczegółowo

Układy reprogramowalne i SoC Implementacja w układach FPGA

Układy reprogramowalne i SoC Implementacja w układach FPGA Układy reprogramowalne i SoC Implementacja w układach FPGA Prezentacja jest współfinansowana przez Unię Europejską w ramach Europejskiego Funduszu Społecznego w projekcie pt. Innowacyjna dydaktyka bez

Bardziej szczegółowo

Wykład 2. Przegląd mikrokontrolerów 8-bit: -AVR -PIC

Wykład 2. Przegląd mikrokontrolerów 8-bit: -AVR -PIC Wykład 2 Przegląd mikrokontrolerów 8-bit: -AVR -PIC Mikrokontrolery AVR Mikrokontrolery AVR ATTiny Główne cechy Procesory RISC mało instrukcji, duża częstotliwość zegara Procesory 8-bitowe o uproszczonej

Bardziej szczegółowo

Wstęp do Techniki Cyfrowej... Synchroniczne układy sekwencyjne

Wstęp do Techniki Cyfrowej... Synchroniczne układy sekwencyjne Wstęp do Techniki Cyfrowej... Synchroniczne układy sekwencyjne Schemat ogólny X Y Układ kombinacyjny S Z Pamięć Zegar Działanie układu Zmiany wartości wektora S możliwe tylko w dyskretnych chwilach czasowych

Bardziej szczegółowo

Sprawdzian test egzaminacyjny 2 GRUPA I

Sprawdzian test egzaminacyjny 2 GRUPA I ... nazwisko i imię ucznia Sprawdzian test egzaminacyjny 2 GRUPA I 1. Na rys. 1 procesor oznaczony jest numerem A. 2 B. 3 C. 5 D. 8 2. Na rys. 1 karta rozszerzeń oznaczona jest numerem A. 1 B. 4 C. 6 D.

Bardziej szczegółowo

Technika Cyfrowa. dr inż. Marek Izdebski Kontakt: Instytut Fizyki PŁ, ul. Wólczańska 219, pok. 111, tel ,

Technika Cyfrowa. dr inż. Marek Izdebski Kontakt: Instytut Fizyki PŁ, ul. Wólczańska 219, pok. 111, tel , Technika Cyfrowa dr inż. Marek Izdebski Kontakt: Instytut Fizyki PŁ, ul. Wólczańska 29, pok., tel. 42 633667, e-mail: izdebski@p.lodz.pl Strona internetowa (materiały do wykładu i lab.): fizyka.p.lodz.pl/pl/dla-studentow/tc/

Bardziej szczegółowo

Siła (w) pamięci Obsługa zewnętrznych pamięci SDRAM w układach Cyclone IV firmy Altera

Siła (w) pamięci Obsługa zewnętrznych pamięci SDRAM w układach Cyclone IV firmy Altera Siła (w) pamięci Obsługa zewnętrznych pamięci SDRAM w układach Cyclone IV firmy Altera Dodatkowe informacje: są dostępne u dystrybutora firmy Altera: EBV Sp. z o.o., www.ebv.com, tel. 71 3422944. Jedną

Bardziej szczegółowo

Wstęp do Informatyki. dr inż. Paweł Pełczyński ppelczynski@swspiz.pl

Wstęp do Informatyki. dr inż. Paweł Pełczyński ppelczynski@swspiz.pl Wstęp do Informatyki dr inż. Paweł Pełczyński ppelczynski@swspiz.pl Literatura 1. Brookshear, J. G. (2003). Informatyka w ogólnym zarysie. WNT, Warszawa. 3. Małecki, R. Arendt D. Bryszewski A. Krasiukianis

Bardziej szczegółowo

UKŁAD SCALONY. Cyfrowe układy można podzielić ze względu na różne kryteria, na przykład sposób przetwarzania informacji, technologię wykonania.

UKŁAD SCALONY. Cyfrowe układy można podzielić ze względu na różne kryteria, na przykład sposób przetwarzania informacji, technologię wykonania. UKŁDAY CYFROWE Układy cyfrowe są w praktyce realizowane różnymi technikami. W prostych urządzeniach automatyki powszechnie stosowane są układy elektryczne, wykorzystujące przekaźniki jako podstawowe elementy

Bardziej szczegółowo

Zwiększanie wiarygodności systemów wykorzystujących układy programowalne

Zwiększanie wiarygodności systemów wykorzystujących układy programowalne Zwiększanie wiarygodności systemów wykorzystujących układy programowalne Andrzej Kraśniewski PRUS, 17 stycznia 2013 r. wiarygodność (dependability) niezawodność bezpieczeństwo działania (safety) Wiarygodność

Bardziej szczegółowo

Podstawy elektroniki cz. 2 Wykład 2

Podstawy elektroniki cz. 2 Wykład 2 Podstawy elektroniki cz. 2 Wykład 2 Elementarne prawa Trzy elementarne prawa 2 Prawo Ohma Stosunek natężenia prądu płynącego przez przewodnik do napięcia pomiędzy jego końcami jest stały R U I 3 Prawo

Bardziej szczegółowo

Podstawy działania układów cyfrowych...2 Systemy liczbowe...2 Kodowanie informacji...3 Informacja cyfrowa...4 Bramki logiczne...

Podstawy działania układów cyfrowych...2 Systemy liczbowe...2 Kodowanie informacji...3 Informacja cyfrowa...4 Bramki logiczne... Podstawy działania układów cyfrowych...2 Systemy liczbowe...2 Kodowanie informacji...3 Informacja cyfrowa...4 Bramki logiczne...4 Podział układów logicznych...6 Cyfrowe układy funkcjonalne...8 Rejestry...8

Bardziej szczegółowo

Budowa komputera. Magistrala. Procesor Pamięć Układy I/O

Budowa komputera. Magistrala. Procesor Pamięć Układy I/O Budowa komputera Magistrala Procesor Pamięć Układy I/O 1 Procesor to CPU (Central Processing Unit) centralny układ elektroniczny realizujący przetwarzanie informacji Zmiana stanu tranzystorów wewnątrz

Bardziej szczegółowo

Elektrotechnika I stopień Ogólno akademicki. kierunkowy (podstawowy / kierunkowy / inny HES)

Elektrotechnika I stopień Ogólno akademicki. kierunkowy (podstawowy / kierunkowy / inny HES) Załącznik nr 7 do Zarządzenia Rektora nr 10/12 z dnia 21 lutego 2012r. KARTA MODUŁU / KARTA PRZEDMIOTU Kod modułu Nazwa modułu Nazwa modułu w języku angielskim Obowiązuje od roku akademickiego 2012/2013

Bardziej szczegółowo

Wydział Elektryczny. Katedra Automatyki i Elektroniki. Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: TECHNIKA CYFROWA 2 TZ1A400 028

Wydział Elektryczny. Katedra Automatyki i Elektroniki. Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: TECHNIKA CYFROWA 2 TZ1A400 028 Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: TECHNIKA CYFROWA 2 TZ1A400 028 Ćwiczenie Nr 1 ZESTAW LABORATORYJNY SYSTEMU

Bardziej szczegółowo

Ćw. 8 Bramki logiczne

Ćw. 8 Bramki logiczne Ćw. 8 Bramki logiczne 1. Cel ćwiczenia Celem ćwiczenia jest zapoznanie się z podstawowymi bramkami logicznymi, poznanie ich rodzajów oraz najwaŝniejszych parametrów opisujących ich własności elektryczne.

Bardziej szczegółowo

Spis treúci. Księgarnia PWN: Krzysztof Wojtuszkiewicz - Urządzenia techniki komputerowej. Cz. 1. Przedmowa... 9. Wstęp... 11

Spis treúci. Księgarnia PWN: Krzysztof Wojtuszkiewicz - Urządzenia techniki komputerowej. Cz. 1. Przedmowa... 9. Wstęp... 11 Księgarnia PWN: Krzysztof Wojtuszkiewicz - Urządzenia techniki komputerowej. Cz. 1 Spis treúci Przedmowa... 9 Wstęp... 11 1. Komputer PC od zewnątrz... 13 1.1. Elementy zestawu komputerowego... 13 1.2.

Bardziej szczegółowo

Wydział Elektryczny. Katedra Automatyki i Elektroniki. Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: PROGRAMOWALNE STRUKTURY LOGICZNE

Wydział Elektryczny. Katedra Automatyki i Elektroniki. Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: PROGRAMOWALNE STRUKTURY LOGICZNE Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: PROGRAMOWALNE STRUKTURY LOGICZNE ES1C420 300 Ćwiczenie Nr 1 SYSTEM CAD

Bardziej szczegółowo

Technika mikroprocesorowa. W. Daca, Politechnika Szczecińska, Wydział Elektryczny, 2007/08

Technika mikroprocesorowa. W. Daca, Politechnika Szczecińska, Wydział Elektryczny, 2007/08 Mikrokontrolery 16-bitowe Oferowane obecnie na rynku mikrokontrolery 16-bitowe opracowane zostały pomiędzy połowa lat 80-tych a początkiem lat 90-tych. Ich powstanie było naturalną konsekwencją ograniczeń

Bardziej szczegółowo

MAXimator. Zestaw startowy z układem FPGA z rodziny MAX10 (Altera) Partnerzy technologiczni projektu:

MAXimator. Zestaw startowy z układem FPGA z rodziny MAX10 (Altera) Partnerzy technologiczni projektu: Zestaw startowy z układem FPGA z rodziny MAX10 (Altera) MAXimator Zestaw startowy z nowoczesnym układem FPGA z rodziny Altera MAX10, wyposażony w złącze zgodne z Arduino Uno Rev 3, interfejsy wideo HDMI+CEC+DCC

Bardziej szczegółowo

Programowanie Układów Logicznych kod kursu: ETD6203. Szczegóły realizacji projektu indywidualnego W dr inż.

Programowanie Układów Logicznych kod kursu: ETD6203. Szczegóły realizacji projektu indywidualnego W dr inż. Programowanie Układów Logicznych kod kursu: ETD6203 Szczegóły realizacji projektu indywidualnego W1 24.02.2016 dr inż. Daniel Kopiec Projekt indywidualny TERMIN 1: Zajęcia wstępne, wprowadzenie TERMIN

Bardziej szczegółowo

Wykład I. Podstawowe pojęcia Pamięci półprzewodnikowe. Studia stacjonarne inżynierskie, kierunek INFORMATYKA Architektura systemów komputerowych

Wykład I. Podstawowe pojęcia Pamięci półprzewodnikowe. Studia stacjonarne inżynierskie, kierunek INFORMATYKA Architektura systemów komputerowych Studia stacjonarne inżynierskie, kierunek INFORMATYKA Architektura systemów komputerowych Wykład I Podstawowe pojęcia Pamięci półprzewodnikowe 1 Część 1 Podstawowe pojęcia 2 I. Pojęcie komputera Cyfrowe

Bardziej szczegółowo

Wykład 6. Mikrokontrolery z rdzeniem ARM

Wykład 6. Mikrokontrolery z rdzeniem ARM Wykład 6 Mikrokontrolery z rdzeniem ARM Plan wykładu Cortex-A9 c.d. Mikrokontrolery firmy ST Mikrokontrolery firmy NXP Mikrokontrolery firmy AnalogDevices Mikrokontrolery firmy Freescale Mikrokontrolery

Bardziej szczegółowo

Projektowanie. Projektowanie mikroprocesorów

Projektowanie. Projektowanie mikroprocesorów WYKŁAD Projektowanie mikroprocesorów Projektowanie układ adów w cyfrowych - podsumowanie Algebra Boole a Bramki logiczne i przerzutniki Automat skończony System binarny i reprezentacja danych Synteza logiczna

Bardziej szczegółowo

Technika Cyfrowa. Badanie pamięci

Technika Cyfrowa. Badanie pamięci LABORATORIUM Technika Cyfrowa Badanie pamięci Opracował: mgr inż. Andrzej Biedka CEL ĆWICZENIA Celem ćwiczenia jest zapoznanie się studentów z budową i zasadą działania scalonych liczników asynchronicznych

Bardziej szczegółowo

Architektura Systemów Komputerowych. Paweł Pełczyński ppelczynski@swspiz.pl

Architektura Systemów Komputerowych. Paweł Pełczyński ppelczynski@swspiz.pl Architektura Systemów Komputerowych Paweł Pełczyński ppelczynski@swspiz.pl Program przedmiotu Struktura i zasada działania prostego systemu mikroprocesorowego Operacje wykonywane przez mikroprocesor i

Bardziej szczegółowo

Wydział Elektryczny. Katedra Automatyki i Elektroniki. Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: PROGRAMOWALNE STRUKTURY LOGICZNE

Wydział Elektryczny. Katedra Automatyki i Elektroniki. Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: PROGRAMOWALNE STRUKTURY LOGICZNE Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: PROGRAMOWALNE STRUKTURY LOGICZNE ES1C420 300 Ćwiczenie Nr 8 KONFIGUROWALNE

Bardziej szczegółowo

Architektura komputera

Architektura komputera Architektura komputera Architektura systemu komputerowego O tym w jaki sposób komputer wykonuje program i uzyskuje dostęp do pamięci i danych, decyduje architektura systemu komputerowego. Określa ona sposób

Bardziej szczegółowo

Układy logiczne układy cyfrowe

Układy logiczne układy cyfrowe Układy logiczne układy cyfrowe Jak projektować układy cyfrowe (systemy cyfrowe) Układy arytmetyki rozproszonej filtrów cyfrowych Układy kryptograficzne Evatronix KontrolerEthernet MAC (Media Access Control)

Bardziej szczegółowo

Architektura komputerów

Architektura komputerów Architektura komputerów Tydzień 8 Magistrale systemowe Magistrala Układy składające się na komputer (procesor, pamięć, układy we/wy) muszą się ze sobą komunikować, czyli być połączone. Układy łączymy ze

Bardziej szczegółowo

Wydajność systemów a organizacja pamięci. Krzysztof Banaś, Obliczenia wysokiej wydajności. 1

Wydajność systemów a organizacja pamięci. Krzysztof Banaś, Obliczenia wysokiej wydajności. 1 Wydajność systemów a organizacja pamięci Krzysztof Banaś, Obliczenia wysokiej wydajności. 1 Motywacja - memory wall Krzysztof Banaś, Obliczenia wysokiej wydajności. 2 Organizacja pamięci Organizacja pamięci:

Bardziej szczegółowo

Mechatronika i szybkie prototypowanie układów sterowania

Mechatronika i szybkie prototypowanie układów sterowania Mechatronika i szybkie prototypowanie układów sterowania Rozwój systemów technicznych Funkcje operacyjne Dostarczanie energii Wprowadzanie danych sterujących Generacje systemów technicznych prymitywny

Bardziej szczegółowo

Różnicowe układy cyfrowe CMOS

Różnicowe układy cyfrowe CMOS 1 Różnicowe układy cyfrowe CMOS Różnicowe układy cyfrowe CMOS 2 CVSL (Cascode Voltage Switch Logic) Różne nazwy: CVSL - Cascode Voltage Switch Logic DVSL - Differential Cascode Voltage Switch Logic 1 Cascode

Bardziej szczegółowo

Komputer IBM PC niezależnie od modelu składa się z: Jednostki centralnej czyli właściwego komputera Monitora Klawiatury

Komputer IBM PC niezależnie od modelu składa się z: Jednostki centralnej czyli właściwego komputera Monitora Klawiatury 1976 r. Apple PC Personal Computer 1981 r. pierwszy IBM PC Komputer jest wart tyle, ile wart jest człowiek, który go wykorzystuje... Hardware sprzęt Software oprogramowanie Komputer IBM PC niezależnie

Bardziej szczegółowo

Ćw. 9 Przerzutniki. 1. Cel ćwiczenia. 2. Wymagane informacje. 3. Wprowadzenie teoretyczne PODSTAWY ELEKTRONIKI MSIB

Ćw. 9 Przerzutniki. 1. Cel ćwiczenia. 2. Wymagane informacje. 3. Wprowadzenie teoretyczne PODSTAWY ELEKTRONIKI MSIB Ćw. 9 Przerzutniki 1. Cel ćwiczenia Celem ćwiczenia jest zapoznanie się z podstawowymi elementami sekwencyjnymi, czyli przerzutnikami. Zostanie przedstawiona zasada działania przerzutników oraz sposoby

Bardziej szczegółowo

Rok akademicki: 2030/2031 Kod: EIT s Punkty ECTS: 4. Poziom studiów: Studia I stopnia Forma i tryb studiów: -

Rok akademicki: 2030/2031 Kod: EIT s Punkty ECTS: 4. Poziom studiów: Studia I stopnia Forma i tryb studiów: - Nazwa modułu: Podstawy elektroniki cyfrowej Rok akademicki: 2030/2031 Kod: EIT-1-304-s Punkty ECTS: 4 Wydział: Elektrotechniki, Automatyki, Informatyki i Inżynierii Biomedycznej Kierunek: Informatyka Specjalność:

Bardziej szczegółowo

Układy sekwencyjne. Wstęp doinformatyki. Zegary. Układy sekwencyjne. Automaty sekwencyjne. Element pamięciowy. Układy logiczne komputerów

Układy sekwencyjne. Wstęp doinformatyki. Zegary. Układy sekwencyjne. Automaty sekwencyjne. Element pamięciowy. Układy logiczne komputerów Wstęp doinformatyki Układy sekwencyjne Układy logiczne komputerów Układy sekwencyjne Dr inż. Ignacy Pardyka Akademia Świętokrzyska Kielce, 2001 Wstęp do informatyki I. Pardyka Akademia Świętokrzyska Kielce,

Bardziej szczegółowo

Technika cyfrowa Synteza układów kombinacyjnych

Technika cyfrowa Synteza układów kombinacyjnych Sławomir Kulesza Technika cyfrowa Synteza układów kombinacyjnych Wykład dla studentów III roku Informatyki Wersja 2.0, 05/10/2011 Podział układów logicznych Opis funkcjonalny układów logicznych x 1 y 1

Bardziej szczegółowo

Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki. ĆWICZENIE Nr 8 (3h) Implementacja pamięci RAM w FPGA.

Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki. ĆWICZENIE Nr 8 (3h) Implementacja pamięci RAM w FPGA. Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 8 (3h) Implementacja pamięci RAM w FPGA. Instrukcja pomocnicza do laboratorium z przedmiotu Synteza układów cyfrowych

Bardziej szczegółowo

FPGA, CPLD, SPLD. Synteza systemów reprogramowalnych 1/27. dr inż. Mariusz Kapruziak mkapruziak@wi.ps.pl pok. 107, tel. 449 55 44

FPGA, CPLD, SPLD. Synteza systemów reprogramowalnych 1/27. dr inż. Mariusz Kapruziak mkapruziak@wi.ps.pl pok. 107, tel. 449 55 44 Synteza systemów reprogramowalnych /27 dr inż. Mariusz Kapruziak mkapruziak@wi.ps.pl pok. 07, tel. 449 55 44 FPGA, CPLD, SPLD 945 950 955 960 965 970 975 980 985 990 995 2000 0 D CLK update v cur Q Q 0

Bardziej szczegółowo

Obsługa kart pamięci Flash za pomocą mikrokontrolerów, część 1

Obsługa kart pamięci Flash za pomocą mikrokontrolerów, część 1 Obsługa kart pamięci Flash za pomocą mikrokontrolerów, część 1 Wraz ze wzrostem zapotrzebowania na tanie i pojemne noúniki danych niezawieraj¹cych elementûw ruchomych, kilka firm specjalizuj¹cych sií w

Bardziej szczegółowo

Ukªady Kombinacyjne - cz ± I

Ukªady Kombinacyjne - cz ± I Ukªady Kombinacyjne - cz ± I Sebastian Kurczyk sebastian.kurczyk@polsl.pl Piotr Krauze piotr.krauze@polsl.pl 13 kwietnia 2013 Streszczenie Celem niniejszego laboratorium jest zapoznanie studentów z metodami

Bardziej szczegółowo

Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki. ĆWICZENIE Nr 4 (3h) Przerzutniki, zatrzaski i rejestry w VHDL

Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki. ĆWICZENIE Nr 4 (3h) Przerzutniki, zatrzaski i rejestry w VHDL Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 4 (3h) Przerzutniki, zatrzaski i rejestry w VHDL Instrukcja pomocnicza do laboratorium z przedmiotu Synteza układów

Bardziej szczegółowo

Wydział Elektryczny. Katedra Automatyki i Elektroniki. Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: TECHNIKA CYFROWA 2 TS1C300 020

Wydział Elektryczny. Katedra Automatyki i Elektroniki. Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: TECHNIKA CYFROWA 2 TS1C300 020 Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: TECHNIKA CYFROWA 2 TS1C300 020 Ćwiczenie Nr 12 PROJEKTOWANIE WYBRANYCH

Bardziej szczegółowo

Proste układy sekwencyjne

Proste układy sekwencyjne Proste układy sekwencyjne Układy sekwencyjne to takie w których niektóre wejścia są sterowany przez wyjściaukładu( zawierają sprzężenie zwrotne ). Układy sekwencyjne muszą zawierać elementy pamiętające

Bardziej szczegółowo

MIKROPROCESOROWE UKŁADY STEROWANIA

MIKROPROCESOROWE UKŁADY STEROWANIA Mikroprocesorowe Układy Sterowania MIKROPROCESOROWE UKŁADY STEROWANIA Prowadzący: dr inż. Paweł Szczepankowski e-mail: pszczep@ely.pg.gda.pl telefon: 58 3471139 WYKŁAD 1. Warsztat pracy inżyniera MUS narzędzia

Bardziej szczegółowo

System mikroprocesorowy i peryferia. Dariusz Chaberski

System mikroprocesorowy i peryferia. Dariusz Chaberski System mikroprocesorowy i peryferia Dariusz Chaberski System mikroprocesorowy mikroprocesor pamięć kontroler przerwań układy wejścia wyjścia kontroler DMA 2 Pamięć rodzaje (podział ze względu na sposób

Bardziej szczegółowo

Komputerowe systemy wspomagania projektowania układów cyfrowych

Komputerowe systemy wspomagania projektowania układów cyfrowych Komputerowe systemy wspomagania projektowania układów cyfrowych 1 Komputerowe projektowanie SPECYFIKACJA PROJEKTU KOMPIACJA WERYFIKACJA I PROGRAMOWANIE Edytor graficzny Symulator Edytor tekstowy Wykresy

Bardziej szczegółowo

Wstęp do Techniki Cyfrowej... Teoria automatów i układy sekwencyjne

Wstęp do Techniki Cyfrowej... Teoria automatów i układy sekwencyjne Wstęp do Techniki Cyfrowej... Teoria automatów i układy sekwencyjne Alfabety i litery Układ logiczny opisywany jest przez wektory, których wartości reprezentowane są przez ciągi kombinacji zerojedynkowych.

Bardziej szczegółowo