2004 Krzysztof Jasiński PRUS. Najtańsze układy CPLD

Transkrypt

1 RUS Najtańsze układy CLD

2 rogram MAX CLD - prowadzenie Architektura Możliwości Narzędzia CAD Ceny i dostępność RUS 2 2

3 MAX : Najtańsze CLD w historii Nowa Architektura Logiczna 1/2 kosztu 1/10 poboru mocy 2xosiągi 4 x pojemność Nieulotne, nstant-on Zasilanie: 3.3-, 2.5- & 1.8-V rzełom w technologii zmienia rynek RUS 2 3

4 Zalety MAX 1/2 ceny rodukty konsumenckie 4x 4x złożoność Urządzenia komunikacyjne 1/10 mocy 2x osiągi Urządzenia z zasilaniem bateryjnym RUS 2 Urządzenia komputerowe 4

5 Rynek układów CLD Udział w rynku w % 45% 40% 35% 30% 25% 20% 15% 10% 5% 0% MAX najlepszy na rynku CLD Altera Source: Altera Estimate 2003 Lattice Niskie ceny 2000: MAX 3000A RUS 2 ysoka wydajność 1998: MAX 7000A S JAG 1996: MAX 7000S Xilinx Cypress Atmel Other 5

6 Definicja produktu to połowa sukcesu Określenie podstawowych aplikacji na ważnych rynkach Lista wymagań klientów? Zdefiniowanie architektury nformacje od ponad 500 inżynierów RUS 2 6

7 Zrozumienie istoty aplikacji analiza potrzeb użytkownika nterfejsy konwersji łumaczenie protokołów magistralowych Szeregowo-równoległa konwersja danych Konfiguracja systemu Sterowanie konfiguracją ASC/ASS/FGA Sterownik pamięci Flash Rozszerzenie portów /O Dystrybucja sygnałów sterujących Dekodowanie adresów Sterowanie działaniem LED RUS 2 ower-up Sequencing sterowania włączaniem zasilania w systemach wielonapięciowych Generowanie sygnałów System Reset i Chip Select 7

8 ymagania klienta spólne potrzeby Niski koszt Nieulotność, Stała gotowość ojedynczy układ Reprogramowalność Ukierunkowane potrzeby nterfejsy konwersji Konfiguracja systemu Rozszerzenie portów /O ower-up Sequencing Szybsze & pojemniejsze amięć FLASH użytkownika ięcej pinów i mniejsza moc Mała moc i większa gęstość RUS 2 8

9 Niezbędne atrybuty Stała gotowość rwałość Reprogramowalność rzepis na sukces Najniższy koszt Architektura logiczna roces technologiczny Nowe cechy amięć Flash rogramowalność S (on-line) roces Flash 0.18-µm + LU LU Reg Reg Najtańsze układy CLD w historii RUS 2 9

10 Czy układ CLD może zawierać LU? otrzeby użytkownika CLD: otrzeby użytkownika FGA: Stała gotowość Niski koszt Łatwość użycia rwałość ojedynczy układ Duże upakowanie ysoka fmax budowana SRAM ętla fazowa LLs ntellectual roperty () CLD FGA RUS 2 10

11 Architektura MAX Elementy Logiczne (LEs) Końcówki /O Flash (pamięć konfiguracyjna Kb) JAG & logika sterująca Flash (pamięć użytkownika - 8Kb) RUS 2 11

12 Rodzina MAX Układ Elementy Logiczne (LEs) ypowe Komórki (1.3 LE) iny /O ndeksy szybkości Szybkość max. t pd1 (ns) Flash pamięć użytkownika (bity) EM , 4, ,192 EM , 4, ,192 EM1270 1, , 4, ,192 EM2210 2,210 1, , 4, ,192 RUS 2 12

13 Obudowy & piny /O MAX Układ 100-in QF mm skok 16 x 16 mm 144-in QF 0.5-mm skok 22 x 22 mm 256-in FBGA mm skok 17 x 17 mm 324-in FBGA 1.0-mm skok 19 x 19 mm EM EM EM EM Oznacza odpowiedniki (zgodne) Uwagi: 1. QF: thin quad flat pack 2. FineLine BGA (1.0-mm skok) RUS 2 13

14 Relacje: cena pojemność CLD zględne ceny ypowe układy CLDs (z makrokomórkami) ojedynczy układ Reprogramowalne Nieulotne Konkurencyjne FGA RUS 2 1,024 1,280 Ekwiwalentne makrokomórki 1,700 14

15 Dwie rodziny najtańszych układów Liczba pinów /O Najniższy koszt na pin /O odobieństwa (obudowy, # pinów) Różnice (pojemności) Najniższy koszt na LE Liczba LEs (tys.) RUS 2 15

16 MAX są znacznie mniejsze! EM7256AE 256 Makrokomórek 160 /O pinów ispxld Makrokomórek 141 /O pinów EM Komórek (ekwiwalentnych) 160 /O pinów roces 0.3-µm roces 0.18-µm RUS 2 16

17 Struktura połączeń w układach MAX 1. radycyjna architektura CLD ołączenia Globalne iększość opóźnień to logika 2. Architektura MAX ołączenia wiersz / kolumna iększość opóźnień to połączenia 1. owierzchnia połączeń wzrasta wykładniczo wraz z liczbą LABów 2. owierzchnia połączeń wzrasta liniowo wraz z liczbą LABów RUS 2 17

18 Struktura połączeń w układach MAX RUS 2 18

19 obór mocy MAX Moc zyżywana (m) Częstotliwość działania (MHz) MAX EM7128AE (3.3 V) MAX (3.3 V) MAX G (1.8 V) 90% zmniejszenie zużywanej energii! RUS 2 19

20 70 60 Mała moc -główny atrybut konkurencyjności na nowych rynkach CoolRunner Moc (m) Częstotliwość (MHz) Niski pobór energii + 4 x pojemność RUS 2 20

21 Rozkład max. częstotliwości zegara w populacji projektów w CLD (pierwsze wersje projektów) rocent badanych projektów Less than or Equal to 30 MHz 31 MHz to 60 MHz 60 MHz to 100 MHz 101 MHz to 140 MHz Częstotliwość zegara 141 MHz to 250 MHz More than 250 MHz Source: Gartner Dataquest (March 2004) RUS 2 21

22 zgl. wskaźnik f MAX orównanie osiągów: MAX vs. CoolRunner- rzewaga MAX rzewaga CoolRunner- opulacja projektów MAX jest 50% szybszy niż CoolRunner- RUS 2 22

23 orównanie osiągów: MAX vs. ispxld 5.0 Relative f MAX Ratio rzewaga MAX opulacja projektów rzewaga ispxld MAX jest 80% szybszy niż ispxld RUS 2 23

24 orównanie rodzin: MAX & MAX arametry MAX MAX roces echnologiczny Architektura Logiczna Zakres pojemności Architektura połączeń amięć Flash (On-Chip) Max. # pinów użyt. /O Napięcie zasilania Napięcie buforów /O Sieć zegarów globalnych Output Enables (OEs) 0.3-um EEROM roduct erm makrokomórek Globalna brak V, 3.3V, 2.5V 5.0V, 3.3V, 2.5V, 1.8V 2 na układ 6 do 10 na układ 0.18-um Flash Look-Up able (LU) makrokomórek (240 to 2,210 LEs) iersze & kolumny 8 Kbits (!) V / 2.5V, 1.8V 3.3V, 2.5V, 1.8V, 1.5V 4 na układ 1 na pin /O (!) rzerzutnik Schmitt a brak RUS 2 1 na pin /O (!) 24

25 rogram MAX CLD - wprowadzenie Architektura Możliwości Narzędzia CAD Ceny & dostępność RUS 2 25

26 MAX - Logic Array Block (LAB) ołączenia lokalne LAB Carry-n Sygnały Sterujące LE1 LE2 LE3 LE4 LE5 0 1 LE6 LE7 LE8 LE9 LE10 RUS 2 Logic Array Block 26 wejść 10 wyjść LAB Carry-out 26

27 MAX - Element Logiczny (LE) sload sclear aload addnsub Register Chain data1 data2 data3 cin 4-nput LU clock ena aclr Reg Row, Column & Direct Link Routing Local Routing data4 LU Chain Register Chain RUS 2 27

28 Łańcuchy przeniesień (Carry Chains) LAB Carry-n 0 1 A1 B2 A2 B2 A3 B3 A4 B4 A5 B5 A6 B6 A7 B7 A8 B8 A9 B9 A10 B10 LE1 LE2 LE3 LE4 LE5 0 1 LE6 LE7 LE8 LE9 LE10 Sum1 Sum2 Sum3 Sum4 Sum5 Sum6 Sum7 Sum8 Sum9 Sum10 LAB Carry-n Carry-n0 Carry-n1 Data1 Data2 RUS 2 LAB Carry-Out ryb Arytmetyki Dynamicznej LU LU LU LU Carry- Out0 Sum Carry- Out1 28

29 Łańcuchy LU i rejestrów Łańcuch LU ów Szybsze realizacje funkcji z licznymi wejściami Łańcuch Rejestrów LU nie jest potrzebny do utworzenia rejestru przesuwającego Oba łańcuchy tworzy się z LE znajdujących się jeden pod drugim, do granicy LABu akie rejestry można także tworzyć z bloków pamięci RUS 2 LE1 LE2 LU LU o LE3 LE Chain Register Chain o LE3 Reg Reg 29

30 MAX - Multirack Sieć ołączeń ołączenie wierszowe Bezpośrednie połączenie z sąsiednim blokiem lub pinem /O(we) Bezpośrednie połączenie z sąsiednim blokiem lub z pinem /O (wy) Bezpośrednie połączenie z sąsiednim blokiem lub z pinem /O (wy) Bezpośrednie połączenie z sąsiednim blokiem lub z pinem /O (we) ołączenie kolumnowe LAB ołączenie lokalne Optymalizacja powierzchni sieci połącze czeń RUS 2 ołączenie kolumnowe 30

31 Element /O w układach MAX Output Enable (OE) Linia kolumny lub wiersza Jeden Output Enable na in in wyjściowy yjście sąsiedniego LE (Fast /O ath) Do LEs Do LEs RUS 2 t 31

32 Zasilanie /O ielonapięciowy interfejs portów /O do: 3.3-, 2.5-, 1.8- lub 1.5-V poziomów logicznych Standard C 3.3-V dostępny w dwóch największych układach (Bank 3) EM240 & EM570 LVL LVCMOS Bank 2 EM1270 & EM2210 LVL LVCMOS Bank 4 LVL LVCMOS Bank 1 Bank 3 LVL LVCMOS C Bank 1 Bank 2 LVL LVCMOS RUS 2 LVL LVCMOS 32

33 Udoskonalenie rozmieszczenia (Fitting) Definicja Systemu rojekt FGA & ASC Schemat CB rojekt CLD (in-locked) FGA FGA? ASC ASC CLD CLD Architektur tura MAX umożliwia rekompilację z zachowaniem rozmieszczenia wyprowadzeń RUS 2 33

34 arametr Szybkość układów MAX EM240 EM570 EM1270 EM2210 czas Min Max Min Max Min Max Min Max t D ns t D ns t D2 RUS 2 t D1 34

35 rogram MAX CLD - prowadzenie Architektura Możliwości Narzędzia CAD Ceny i dostępność RUS 2 35

36 Elastyczny sposób zasilania ewnętrzny regulator napięcia Akceptuje 3.3-, 2.5- & 1.8-V zasilanie wejść Konwersja wewnętrzna napięcia rdzenia do 1.8-V 1.8 V 2.5 V 3.3 V ygoda zasilania 3.3 V, a parametry (szybkość i moc zużywana ) dla 1.8 V RUS 2 36

37 amięć Flash Użytkownika Możliwości amięć Flash bank bitów na układ nterfejs do magistrali: S, równoległej lub innej niestandardowej Zastosowania Modyfikacja zawartości pamięci, dane i informacje liczbowe Ładowanie pamięci i danych konfiguracyjnych (innych układów) ndustry First! RUS 2 37

38 Realizacja w systemie Quartus nterfejs Szerokość słowa danych LEs # inów /O S Szeregowe 42 do 97 4 arallel 3 to do do 46 Użytkownika Szeregowe 0 RUS 2 7 do 13 38

39 ewnętrzny oscylator m. cz. Używany wewnątrz głównie do programowania i kasowania S Częstotliwości f = 4.8 MHz MHz są dostępne jako źródło: Zegara ogólnego przeznaczenia dla automatów sterujących procedurą włączania zasilania (power up sequencing) Zegara interfejsu użytkownika pamięci Flash RUS 2 39

40 rogramowanie S w czasie rzeczywistym Aktualizacja konfiguracji w czasie działania układu: Redukcja przestoju w celu rekonfiguracji systemu Zmiana natychmiastowa lub w kolejnym cyklu włączenia zasilania rzykłady aplikacji Rekonfiguracja dla potrzeb testowania systemu Realizacje układów diagnostycznych RUS 2 Blok pamięci konfiguracyjnej Flash Matryca logiczna 40

41 ranslator JAGa ykorzystanie instrukcji JAG a układów MAX do programowania układów w innych systemach S iny /O aplikacji translatora JAGa Logika programowalna Non-JAG Devices Funkcja użytkownika iny /O nterfejs zdefiniowany przez użytkownika Automat JAG a nstrukcje JAG a RUS 2 41

42 Możliwości elementów /O w MAX Output Enable (OE) na każdy pin Obsługa standardu LVL, LVCMOS & C Nowe i ulepszone sposoby redukcji szumu: rzerzutnik Schmitt a, Slow Slew, Drive Strength rogramowalne rezystory ull-up odtrzymanie stanu magistrali (Bus Hold) yjścia Open-Drain rogramowalne uziemianie pinów Hot-Socketing (wymiana układu pod napięciem ) RUS 2 42

43 rogram MAX CLD - prowadzenie Architektura Możliwości Narzędzia CAD Ceny i dostępność RUS 2 43

44 Narzędzia dla MAX : ALERA & EDA Quartus (Altera ) Version 4.1 Mentor Graphics recision 2003C Synplicity Synplify v7.5.1 szystkie układy MAX obsługuje bezpłatny Quartus (web edition dition) RUS 2 44

45 Możliwości systemu QUARUS Łatwość użycia Łatwy, intuicyjny interfejs ełny pakiet narzędzi Dostępny interfejs MAX+LUS ydajność S 2x szybsze realizacje z układami MAX Realizacje z układami MAX % szybsze (w porównaniu z MAX+LUS ) szechstronność ełny zakres możliwości funkcjonalnych i narzędziowych ysoka jakość rozwiązań Efektywność Unifikacja Obsługa układów FGA, CLD i ASCs w jednym systemie Elastyczna współpraca z innymi narzędziami EDA Układy MAX w wersji 4.0 RUS 2 45

46 oziomy przetwarzania w Quartus dea VHDL Verilog Schematy Cores Narzędzia innych firm (ModelSim -Altera) rojekt roces kompilacji Synteza Synteza topologiczna eryfikacja Silicon RUS 2 46

47 MAX zastępują małe ASSs Cena masowa (100K szt.) EM1270F256C5 LX Bit, 33MHz C 32-Bit Local Bus Mieszane funkcje EM Bit, 33-MHz C 32-Bit Local Bus 50% wykorzystania $9.00 $4.50 Niski koszt, Duża pojemność RUS 2 47

48 nterfejsy konwersji ranslacja i konwersja sygnałów Zalety MAX : Najniższy koszt na pin Standard zgodny z C Second -ime Fitting Elastyczne zasilanie /O amięć ASS Mikrokontroler FGA RUS 2 48

49 Konfiguracja i nicjalizacja Sterowanie konfiguracją układów FGAs i zarządzanie inicjalizacją ASSs MAX Features: Gotowość i nieulotność Rekonfigurowalność amięć Flash użytkownika ranslator JAG a rogramowanie S w czasie działania amięć FLASH Użytkownika ASS nicjalizacja RUS 2 49

50 Rozszerzenie portów /O Zapewnienie portów /O standardowym produktom Magistrala szeregowa Sterownik silnika Fan Micro- Controller Sterownik silnika Fan amięć FLASH użytkownika ADC ADC ADC Sterownik silnika Fan Monitorowane środowisko RUS 2 50

51 ower-up Sequencing sterowania włączaniem zasilania w systemach wielonapięciowych 1.8V 2.5V 3.3V CU 1.8V CS CS ASC 3.3V JAG CS ASS 2.5V Magistrala RUS 2 51