PRUS - Projektowanie Programowalnych Układów Scalonych

Wielkość: px
Rozpocząć pokaz od strony:

Download "PRUS - Projektowanie Programowalnych Układów Scalonych"

Transkrypt

1 RUS - rojektowanie rogramowalnych Układów Scalonych Krzysztof Jasiński Z Krzysztof Jasiński 1

2 lan przedmiotu RUS Autorzy: dr inż. Krzysztof Jasiński, dr inż. aweł omaszewicz ROJEKOANE ROGRAMOALNYCH UKŁADÓ SCALONYCH (RUS) ymiar godzinowy zajęć: C L 2 1 Forma zaliczenia: E Z Krzysztof Jasiński 2

3 lan przedmiotu RUS rojekt: - zespoły 2 3 osobowe - lista tematów i regulamin po 20.X mile widziane własne propozycje(!) Zaliczenie przedmiotu: Kolokwium na wykładzie + Egzamin - K, E max = 30 pkt. - max = 40 pkt. - S = K + + E Z Krzysztof Jasiński 3

4 Konspekt programu stęp ewolucja technologiczna, układy i systemy cyfrowe - modele, języki opisu, narzędzia syntezy i optymalizacji, techniki implementacyjne, problemy i tendencje rozwojowe; * * * Najnowsze architektury programowalne przegląd najnowszych rozwiązań i standardów technologicznych, architektur logicznych (pamięci i funkcje wbudowane tzw. hardcores np. specjalizowane wirtualne bloki CU, DS), mechanizmów konfigurowania i możliwości różnych zastosowań m.inn. w DS, obliczeniach rekonfigurowalnych, przetwarzaniu równoległym etc. Z Krzysztof Jasiński 4

5 Konspekt programu cd. Verilog język specyfikacji sprzętu na różnych poziomach abstrakcji, podstawowe możliwości syntezy opis behawioralny i strukturalny, definicje i reguły syntaktyczne, operatory logiczne i arytmetyczne, instrukcje warunkowe, konstrukcje opisujące automaty, procesy sekwencyjne i współbieżne, moduły standardowe i definiowane przez użytkownika, struktura projektów hierachicznych, praktyczna nauka na przykładach od elementarnych funkcji (bramki) po złożone układy (procesor). Z Krzysztof Jasiński 5

6 Konspekt programu cd. rzegląd podstawowych funkcji i operacji stosowanych w algorytmach kryptograficznych i ich implementacja w wybranych strukturach programowalnych; ogólny model sprzętowej realizacji symetrycznych szyfrów blokowych; główne czynniki efektywności rozwiązań sprzętowych - kryteria oceny i miary ich jakości; realizacje wybranych algorytmów kryptograficznych w architekturach iteracyjnych i rozwiniętych; wybór struktur programowalnych pod kątem optymalizacji parametrów i efektywności obliczeniowej implementowanych algorytmów Z Krzysztof Jasiński 6

7 Konspekt programu cd. Charakterystyka realizacji algorytmów kryptograficznych w LD, z uwzględnieniem takich wymagań jak: złożoność, efektywność (szybkość przetwarzania, przepustowość), przetwarzania równoległego i potokowego, możliwość wymiany algorytmu w trakcie pracy (algorithm agility), zabezpieczenie przed penetracją (tamper resistance) i kontrola dostępu do kluczy; Z Krzysztof Jasiński 7

8 Krótka historia- od liczydła do komputera 1850: George Boole tworzy algebrę (a. Boole a) Odwzorowuje wyrażenia logiczne za pomocą symboli Umożliwia operowanie wyrażeniami logicznymi w języku matematyki 1938: Claude Shannon łączy algebrę Boole a z układami przełączającymi Jego praca magisterska 1945: John von Neumann opracowuje komputer z pamięcią programu Jako elementy przełączające wykorzystuje lampy elektronowe 1946: ENAC pierwszy elektroniczny komputer 18,000 lamp Kilka tysięcy operacji mnożenia na minutę 1947: Shockley, Brittain i Bardeen wynajdują tranzystor Zastępuje lampy ozwala integrować elementów w jednej obudowie Otwiera drogę do nowoczesnej elektroniki Z Krzysztof Jasiński 8

9 ierwszy komputer Maszyna różnicowa Babbage a (1832) elementów koszt: 17,470 Z Krzysztof Jasiński 9

10 ENAC - pierwszy komputer elektroniczny (1946) Z Krzysztof Jasiński 10

11 Historia elektroniki: od tranzystora do układu scalonego Z ierwszy Bell Labs ECL 3-wejściowa bramka 1947: ranzystor Bardeen (Bell Labs) 1949: ranzystor Bipolarny Schockley 1956: ierwsza bipolarna bramka Harris 1959: ierwszy monolityczny C Kilby 1960: ierwszy komercyjny C Fairchild L: ECL: Krzysztof Jasiński 11

12 izje rozwoju Gordona Moore a (1965) rzewiduje wykładniczy wzrost liczby tranzystorów w układach scalonych podwajanie w 12 do 18 miesięcy Milion tranzystorów w układzie w 1980 Dzisiaj: Y 42 Miliony, 2 GHz zegar (ntel 4) Y 140 Milionów tranzystorów (H A-8500) Z Krzysztof Jasiński 12

13 Z Krzysztof Jasiński 13 Electronics, 19 Kwiecień, LOG 2 OF HE NUMBER OF COMONENS ER NEGRAED FUNCON rawo Moore a

14 Ewolucja złożoności US Z Krzysztof Jasiński 14

15 Ewolucja układów scalonych: nowe technologie , 1935: MOSFE ranzystor Lilenfeld (Canada) & Heil (England) entium V 1960s: CMOS wprowadzona, w szerszym zastosowaniu dopiero od lat 1980-ch 1960s: pmos (Kalkulatory) 1970s: nmos (ntel mikroprocesory 4004, 8080) 1980: CMOS dominująca; BiCMOS i SO w specjalnych zastosowaniach. Z Krzysztof Jasiński 15

16 ostępy w technologii Szerokość bramki (µm) Zwiększenie upakowania 15% redukcja wymiaru/rok Milionów ranzystorów/cm Z Krzysztof Jasiński 16

17 Rozwiązania w technologii LD Media - układy CLD i FGA Metody syntezy i optymalizacji (Komputerowe narzędzia do projektowania) Z Modele systemów cyfrowych Języki specyfikacji i reprezentacji Krzysztof Jasiński 17

18 ALERA Z Lider w sektorze układów scalonych LD Opracowała i wprowadziła na rynek układy ELD (1983) Kilkanaście rodzin układów programowalnych: Z matrycami AND-OR (-term) o Classic, MAX 3000, MAX 5000, MAX 7000, MAX 9000 Z pamięcią LU (Look-Up able) o FLEX1K/6K/8K/10K, Cyclone, AEX, Stratix, Mercury, Excalibur: nowe wielofunkcyjne struktury: -term, LU, EAB i wbudowane bloki (HardCores) np. DS, CU o interfejsy etc. Układy o pojemności do 30 milionów bramek Zintegrowany system projektowy : MAX+LUS System najnowszej generacji QUARUS latformy wieloprocesorowe, kompilacja inkrementalna Synteza optymalizowana pod kątem architektury Krzysztof Jasiński 18

19 Metodologia projektowania Specyfikacja projektu prowadzenie projektu Modyfikacja projektu Kompilacja projektu Symulacja funkcjonalna eryfikacja czasowa rogramowanie układu Z eryfikacja fizyczna rodukcja Krzysztof Jasiński 19

20 Modele i poziomy abstrakcji zadania syntezy Modele behawioralne oziom architektury Synteza architektury Modele strukturalne oziom logiczny Synteza logiczna oziom geometrii rojektowanie fizyczne Modele fizyczne Z Krzysztof Jasiński 20

21 oziomy reprezentacji układu oziom architektury operacje np. obliczenia, transfer danych: języki opisu sprzętu, schematy blokowe oziom logiczny zestaw funkcji logicznych: grafy stanów, tablice prawdy, schematy logiczne oziom geometryczny elementy geometryczne: topografia układu Z Krzysztof Jasiński 21

22 Synteza i optymalizacja układu Synteza architektury: organizacja ścieżki danych i logiki sterującej operatory funkcje układu (zasoby) + powiązania + kolejność i czasy wykonania Synteza logiczna: opracowanie mikroskopowej struktury układu automatu, schematu logicznego, opisu w języku HDL rojektowanie fizyczne: opracowanie topografii układu scalonego synteza i optymalizacja geometrii układu, generowanie komórek, rozmieszczanie elementów i połączeń; zależy od sposobu projektowania!! Kryteria optymalizacji: kryteria ogólne powierzchnia; kryteria szczegółowe szybkość działania (czas propagacji, cyklu,zwłoki), szybkość przetwarzania danych (przepustowość) Z Krzysztof Jasiński 22

23 Charakterystyka układów programowalnych S S S S S roces technologiczny echnika programowania Architektura bloku logicznego Architektura bloku wejścia / wyjścia Architektura programowalnych połączeń Z Krzysztof Jasiński 23

24 roces technologiczny Stosowane technologie - bipolarne (L, ECL) - CMOS - BiCMOS - GaAs oczątkowo technologia bipolarna Obecnie dominuje CMOS Z Krzysztof Jasiński 24

25 echniki programowania Układy LD (CLD) (trwałe) Fuse EROM EEROM (FLASH) Laser Układy FGA SRAM (ulotne) Anty-fuse Z Krzysztof Jasiński 25

26 Architektura bloku logicznego odstawowy blok: komórka lub grupa komórek Komórka zawiera kilka elementów kombinacyjnych sekwencyjnych (przerzutnik) pamięć konfigurowalną (RAM, ROM, FFO etc) specjalizowane funkcje Złożoność bloku: od komórki do matrycy komórek Z Krzysztof Jasiński 26

27 Architektura bloku wejścia / wyjścia Blok we/wy może być skonfigurowany do podzbioru funkcji: S ejście, wyjście lub dwukierunkowe S Rejestr, zatrzask lub przejście bezpośrednie S Elementy dopasowania S Bufor trójstanowy S yjście proste lub zanegowane S Elementy regulacji poziomu sygnału S yposażenie ścieżki krawędziowej JAG Z Krzysztof Jasiński 27

28 ołączenia ciągłe i segmentowe CLD A) B) FGA A B A B Z C SAŁE/RZEDYALNE OÓŹNENA C ZMENNE/NERZEDYALNE OÓŹNENA Krzysztof Jasiński 28

29 <60BRA MEK UKŁAROGRAMO DY ALNE >60BR AMEK ROSELD LDODUŻE OJEMNOŚC J EROM EROMFLAS H SRAM OŁĄCZENASEGMENO FGA ANFUSE E EROME OŁĄCZENACĄGŁE CLD ROMFLASH Architektury, technologie, programowanie Klas yfikacja s truktur programowalnych UKŁADY ROGRAMOALNE < 600 BRAMEK > 600 BRAMEK ROSE LD OŁĄCZENA SEGMENOE LD O DUŻEJ OJEMNOŚC OŁĄCZENA CĄGŁE FGA CLD EROM EEROM FLASH SRAM ANFUSE EROM EEROM FLASH SRAM Z Krzysztof Jasiński 29

30 MAX Schemat Blokowy LAB z Lokalną Matrycą ołączeń Makrokomórka Końcówki /O A Z Sterowanie /O rogramowalna Matryca ołączeń (A) Krzysztof Jasiński 30

31 MAX Budowa Komórki LAB Lokalna Matryca ołączeń Globalny Clear Globalny clock Ekspandery Równoległe Z elementu /O roduct- erm Select Matrix Clock RN D Q ENA CLRN do A /O Z ołączenia z A Ekspandery ybór Clear Krzysztof Jasiński 31

32 MAX7000A schemat blokowy Z Krzysztof Jasiński 32

33 MAX7000A ekspandery równoległe Z Krzysztof Jasiński 33

34 MAX7000A połączenie z matrycą A Z Krzysztof Jasiński 34

35 FLEX 10K - Schemat Blokowy Element /O OE OE OE OE OE OE OE OE LAB z połączeniami lokalnymi EAB OE OE OE OE EAB Z Element Logiczny OE OE Blok amięci budowanej Fastrack ołączenia Globalne Krzysztof Jasiński 35 OE OE

36 FLEX10K grupa komórek LAB Z Krzysztof Jasiński 36

37 FLEX 10K Komórka LE z amięcią LU ołączenie Lokalne w LAB z iersza ołączenia Globalnego Globalne Zerowanie e carry e Cascade Do połączeń Matrycy Globalnych Data 1 Data 2 Data 3 Data 4 LU Carry Chain Cascade Chain RN D Q ENA CLRN LAB: Sygnały Sterujące LAB Sterowanie 1 Sterowanie 2 Sterowanie 3 Sterowanie 4 Clear/ reset Logic y Carry Zegar y Cascade Multipleksery Konfiguracyjne Z Krzysztof Jasiński 37

38 FLEX10K Blok pamięci wbudowanej Z Krzysztof Jasiński 38

39 Rodzina układów ACEX 1K łasności E1K10 E1K30 E1K50 E1K100 # bramek 10,000 30,000 50, ,000 # komórek (LE) 576 1,728 2,880 4,992 RAM Bitów 12,288 24,576 40,960 49,152 Końcówki /O (Maksimum) ypy obudów 100-in QF 144-in QF 208-in QF 256-in BGA in QF 208-in QF 256-in BGA in QF 208-in QF 256-in BGA in BGA in QF 256-in BGA in BGA 1 Z Krzysztof Jasiński 39

40 obór prądu w funkcji częstotliwości orównanie układów z rodziny MAX7000S i MAX3000A Z Krzysztof Jasiński 40

41 obór prądu w funkcji częstotliwości orównanie układów z rodziny FLEX10K i ACEX1K Z Krzysztof Jasiński 41

42 Nowe rodziny układów AEX 20K Nowa rodzina LD do integracji systemu w jednym układzie Z Krzysztof Jasiński 42

43 AEX 20K MAX 7000 roduct erms ide Fan-in Macrocell Fast State Machines FLEX 10K 3D nterconnect Embedded Memory High Density hase-locked Loop FLEX 6000 nterleaved LABs LE Structure /O Structure AEX 20K udoskonala i scala istniejące architektury umożliwiając realizację systemu w jednym strukturze Z Krzysztof Jasiński 43

44 Architektura MultiCore Architektura MultiCore pozwala realizować projekty o złożoności powyżej miliona bramek Ułatwia efektywną integrację S Look-up able Core: FLEX 6000 Model S roduct-erm Core: MAX 7000 Model S Memory Core: FLEX 10KE Model LU LU LU LU LU -erm -erm -erm -erm -erm Memory Memory Memory Memory Memory LU LU LU LU LU -erm Memory -erm Memory -erm Memory -erm Memory -erm Memory Z Krzysztof Jasiński 44

45 Charakterystyka rodziny AEX 20K 2.5-V, 0.25-µ/0.22-µ, 6LM SRAM (technologia) 100K to 400K bramek S S S 4,160 to 16,640 Elementów Logicznych 53,000 to 213,000 Bitów RAM 416 to 1,664 Makrokomórek 125-MHz zegar systemu S 64-Bit, 66-MHz standard C Architektura typu Embedded MultiCore S roduct erm - tpd = 3.9-ns S High-Speed Dual-ort RAM Z Krzysztof Jasiński 45

46 Rozszerzona matryca połączeń ołączenie kolumnie ołączenie w wierszu ołączenia w MegaLABie MegaLAB ESB Z ołączenia Lokalne MegaLAB Krzysztof Jasiński 46

47 MegaBLOK w architekturze AEX 20K Matryca połączeń w MegaLAB Element Logiczny (LE) LE S 4-wejściowa matryca LU LE S rzerzutnik D LE LE LE LE LE LE LE Blok budowanych funkcji (ESB) S Łańcuchy Carry i Cascade Blok matryc logicznych (LAB) S 10 LEów MegaLAB S S 16 LABów 1 blok wbudowanych funkcji (ESB) LE LAB1 LAB2 LAB16 Nowy oziom MegaLAB Hierarchii Z Krzysztof Jasiński 47

48 arametry AEX 20K cd. 4-poziomy połączeń ciągłych Fastrack S Nowy poziom topologii ścieżek Rozszerzona pętla fazowa (LL) S 1X, 2X, 4X zwielokrotnienie zegara Zasilanie interfejsu /O MultiVolt Zaawansowane obudowy FineLine BGA Zgodność wyprowadzeń obudów SameFrame Z Krzysztof Jasiński 48

49 Rodzina AEX 20K/E Atrybuty E20K100E E20K100 E20K160E E20K200E E20K200 E20K300E E20K400E E20K400 E20K600E E20K1000E Maksymalna # bramek 263K 404K 526K 728K 1,052K 1,537K 2,670K ypowa # bramek 53K - 106K 82K - 163K 106K - 211K 147K - 293K 213K - 423K 311K - 618K 541K - 1,073K # LE 4,160 6,400 8,320 11,520 16,640 24,320 42,240 Maksymalna # RAM Bit. 53,248 81, , , , , ,672 Maksymalna # komórek ,152 1,664 2,432 4,224 Maksymalna # pinów /O Obudowy 144 QF 196 BGA* 208 QF 240 QF 324 BGA* 356 BGA 144 QF 208 QF 240 QF 400 BGA* 208 RQF 240 RQF 356 BGA 484 BGA* 672 BGA* 208 RQF 240 RQF 672 BGA* 652 BGA 655 GA 672 BGA* 672 BGA* 900 BGA* 900 BGA* 984 GA Z Krzysztof Jasiński 49

50 Struktura MegaLABu Każdy LAB może być połączony linią lokalną lub przez magistralę ogólną (MegaLAB nterconnect) MegaLAB nterconnect ESB Z LAB Komórki /O ołączenia Lokalne Krzysztof Jasiński 50

51 Blok wbudowanych funkcji Rozbudowana struktura wbudowanych funkcji S zoptymalizowana w celu integracji systemu ESB * Z Krzysztof Jasiński 51

52 Możliwości struktury roduct-erm ESB realizuje funkcje w strukturze logicznej typu suma iloczynów S 32 iloczyny logiczne S 16 programowalne przerzutniki D + XOR + arallel Expander S 16 Makrokomórek ozwala realizować funkcje o dużej liczbie wejść (fan-in) 3.9-ns czas propagacji MegaLAB nterconnect 32 Feedback 32 roduct erms (loczyny) 32 OR XOR FFs Z 52 Krzysztof Jasiński 52

53 Opóźnienia w strukturach AEX 20K Opóźnienia pomiędzy układami sumują się obniżając szybkość systemu ntegracja różnych architektur logicznych redukuje opóźnienia AEX 20K EF10K100E-1 EM7064S-5 AEX 20K -1 Speed Grade LU REG REG LU REG REG Z t CO 4.7 ns t D 1.0 ns -ERM t SU 2.9 ns tpd = 4.7 ns ns ns = 8.6 ns t CO 0.2 ns -ERM t LAD 3.9 ns t SU 0.7 ns tpd = 0.2 ns ns ns = 4.8 ns Krzysztof Jasiński 53

54 Rodzina ACEX (odpowiednik FLEX10K) Z Krzysztof Jasiński 54

55 rogramowanie układów e ktory te s to we Moduł programują cy Ko mp ila tor MAX+ LUS.pof.jed.sof.scf.ve c rogramator.plf.jed.pof BitBla ster Raport.hex.ttf.sbf.rbf Z Krzysztof Jasiński 55

56 rogramowanie w systemie (S) Z Krzysztof Jasiński 56

57 nterfejs do programowanie/konfiguracji ByteBlaster Z Krzysztof Jasiński 57

58 Schemat konfiguracji z pamięcią Z Krzysztof Jasiński 58

59 Schemat konfiguracji w trybie S + pamięć Z Krzysztof Jasiński 59

60 Schemat konfiguracji z mikroprocesorem Z Krzysztof Jasiński 60

61 Redundancja pozwala naprawić defekt! Y atent ALERY dla technologii LD Y Znaczne zwiększenie uzysku Element /O (OE) OE OE OE OE OE OE OE Logic Array Block OE Sekcja z defektem OE OE OE OE Uaktywniona sekcja nadmiarowa Z Krzysztof Jasiński 61

62 Kierunek integracji systemów - SOC System on Board Z System on rogrammable Chip AEX Krzysztof Jasiński 62

63 Nowa strategia integracji - Megafunkcje Oferowane przez f-mę ALERA Zbiór standardów przemysłowych Optymalizowane pod kątem układów f-my ALERA Oferowane przez partnerów Szeroki asortyment funkcji typowych i specjalizowanych Optymalizowane dla technologii układów f-my ALERA Z Dwa uzupełniające się źródła zoptymalizowanych megafunkcji Krzysztof Jasiński 63

64 Metodologia projektowania 1M-10K C-Code System C Usable Gates (K) 100K-1M K 1K-5K Equations Schematics RL Application Compilers (FR) ntellectual roperty Behavioral VHDL/Verilog Z Krzysztof Jasiński 64

65 Rozwiązanie systemowe Oryginalne funkcje użytkownika Biblioteka funkcji Altera na życzenie 16-Bit CU Glue Logic roprietary Compression Algorithm FF C Master/arget EEE-1394 Z Krzysztof Jasiński 65

66 arametryzacja funkcji dopasowanie na miarę Konstruktor Megafunkcji (core) Specyfikacja rojektant systemu Z Krzysztof Jasiński 66

67 rocedura stosowania OpenCore Download Free Obtain Free Megaizard arameterization Modify MAX+LUS and Quartus Software MAX+LUS ΙΙ Analyze Silicon & Development Board License Z Krzysztof Jasiński 67

68 rzejście od prototypu do produkcji core Altera LD core core Altera LD Altera MLD Ceny LD są dla wielu zastosowań umiarkowane Dla większej produkcji Altera proponuje tańszą technologię -MLD rototyp core ASC rodukcja Dla specjalnych zastosowań rdzenie mogą być użyte w ASCach Z Krzysztof Jasiński 68

69 zrost układów ASC zawierających % Source: CE Z Krzysztof Jasiński 69

70 Ewolucja narzędzi do projektowania A+LUS MAX+LUS MAX+LUS Quartus Gates EF81500 EF81188 EM7256 EM5192 EM5128 E1800 E1200 EF10K100 EF10K50 EF10K250A AEX 20K Czwarta generacja narzędzi projektowych dla układów LD Z Krzysztof Jasiński 70

71 Nowe narzędzia do projektowania Milion+ bramek System w jednym układzie Rekompilacja inkrementalna Systemy wieloprocesorowe wórczość intelektualna rojekty opisane językiem HDL owtórne użycie projektu Szybki dostęp do rynku rojektowanie zespołowe Sprawdzanie i korekta Obliczenia rozproszone orld-ide eb spółpraca poprzez nternet oprzez sieci środowiskowe Z Krzysztof Jasiński 71

72 Adaptacyjne metody syntezy Y Strategia syntezy algorytmu CoreSyn wybiera rdzeń architektury właściwy dla danej funkcji Y Zapewnia optymalne wykorzystanie zasobów i parametry dynamiczne aplikacji Z LL Memory Controller FFO rite Memory Control Read Memory Control FFO Usage arameter Control S/M CoreSyn Algorithm LU -erm Memory Krzysztof Jasiński 72

73 Analizator Logiczny Signalap Użytkownik definiuje sygnały, punkty do kontroli i zbierania danych testowych Dane są zapamiętywane w blokach EAB Dane testowe są przekazywane do analizy w systemie QUARUS Użycie megafunkcji Signalap pozwala wyeliminować tradycyjny analizator logiczny System Quartus AEX 20K Signalap Megafunction Kabel interfejsu Z Krzysztof Jasiński 73

74 yzwania dla projektanta systemu Szybsze wejście na rynek Krótszy okres życia produktu Niższy koszt iększe wymagania Z Krzysztof Jasiński 74

75 yzwania dla projektanta systemu Skala problemów Mikro Ultra-high speed design nterconnect Noise, Crosstalk Reliability, Manufacturability ower Dissipation Clock distribution. Makro ime-to-market Millions of Gates High-Level Abstractions Reuse & : ortability redictability roductivity etc.? Z Krzysztof Jasiński 75

76 Czynniki sukcesu rynkowego Y Niski koszt i krótki cykl (time-to-market) Czynniki wpływające na sukces rynkowy Obniżenie kosztu zrost funkcjonalności Skrócenie cyklu (time to market) zrost szybkości systemu zrost jakości/niezawodności Łatwiejsze wykorzystanie Redukcja wymiarów Redukcja poboru mocy Z Source: Dataquest Ocena w % Krzysztof Jasiński 76

77 orównanie kosztów w relacji: ACEX <-> ASC ASC = koszt układu + koszt opracowania + koszty kryte ACEX minimalizuje koszty ukryte Brak kosztów NRE Brak strat ( utraconej szansy ) Brak kosztów powtarzania cyklu Niski koszt rezerw Lost Opportunity NREs Koszty ukryte Całkowity koszt ($) Development Cost Development Cost Device Unit Cost Device Unit Cost Z ACEX ASCs Krzysztof Jasiński 77

78 rzykłady zastosowań - kryptografia mplementacje algorytmów kryptograficznych Algorytmy kryptograficzne realizacje sprzętowe realizacje programowe stałe Rekonfigurowalne ASC FGA ntel, RSC urocesory wbudowane (DS, smart card,...) Z Krzysztof Jasiński 78

79 rzykłady zastosowań - telekomunikacja Modulator Outer Coding Layer nner Coding Layer FR Compiler nput Data Scrambler Linear Feedback Shift Register FEC Reed Solomon Encoder nterleaver Convolutional Symbol Mapper ROM LU Convolutional Encoder Q N LF Numerically Controlled Oscillator N LF DAC LM Altera MegaCore Function AM MegaFunction FR Compiler o Analog Circuitry Output Data Z Krzysztof Jasiński 79

80 System komunikacyjny: odbiornik Demodulator LF N EQ EQ ADC NCO EQ Symbol +Clock Recovery Symbol Demapper +Error erm AGC Automatic Gain Control LF N EQ EQ LM Altera MegaCore Function AM MegaFunction Viterbi Decoder nner Coding Layer De-nterleaver Outer Coding Layer FEC Descrambler Z Krzysztof Jasiński 80

81 MAX : Najtańsze CLD w historii Nowa Architektura Logiczna 1/2 kosztu 1/10 poboru mocy 2X osiągi 4X pojemność Nieulotne, nstant-on Zasilanie: 3.3-, 2.5- & 1.8-V Z rzełom w technologii zmienia rynek Krzysztof Jasiński 81

Komputerowe Projektowanie Układów Cyfrowych w Strukturach Programowalnych

Komputerowe Projektowanie Układów Cyfrowych w Strukturach Programowalnych Komputerowe rojektowanie Układów Cyfrowych w Strukturach rogramowalnych Krzysztof Jasiński kjasio@tele.pw.edu.pl Z Krzysztof Jasiński 1 rojektowanie w systemie MAX+LUS Z Krzysztof Jasiński 2 rogram seminarium

Bardziej szczegółowo

UKŁADY CPLD NOWEJ GENERACJI ELEKTRONIKA CYFROWA

UKŁADY CPLD NOWEJ GENERACJI ELEKTRONIKA CYFROWA UKŁADY CLD NOWEJ GENERACJ ELEKRONKA CYFROWA 2005 Krzysztof Jasiński rogram MAX CLD - Wprowadzenie Architektura Możliwości Narzędzia CAD Ceny i dostępność W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 2

Bardziej szczegółowo

Temat: Pamięci. Programowalne struktury logiczne.

Temat: Pamięci. Programowalne struktury logiczne. Temat: Pamięci. Programowalne struktury logiczne. 1. Pamięci są układami służącymi do przechowywania informacji w postaci ciągu słów bitowych. Wykonuje się jako układy o bardzo dużym stopniu scalenia w

Bardziej szczegółowo

Układy programowalne. Wykład z ptc część 5

Układy programowalne. Wykład z ptc część 5 Układy programowalne Wykład z ptc część 5 Pamięci ROM Pamięci stałe typu ROM (Read only memory) umożliwiają jedynie odczytanie informacji zawartej w strukturze pamięci. Działanie: Y= X j *cs gdzie j=linia(a).

Bardziej szczegółowo

Literatura. adów w cyfrowych. Projektowanie układ. Technika cyfrowa. Technika cyfrowa. Bramki logiczne i przerzutniki.

Literatura. adów w cyfrowych. Projektowanie układ. Technika cyfrowa. Technika cyfrowa. Bramki logiczne i przerzutniki. Literatura 1. D. Gajski, Principles of Digital Design, Prentice- Hall, 1997 2. C. Zieliński, Podstawy projektowania układów cyfrowych, PWN, Warszawa 2003 3. G. de Micheli, Synteza i optymalizacja układów

Bardziej szczegółowo

Systemy wbudowane. Układy programowalne

Systemy wbudowane. Układy programowalne Systemy wbudowane Układy programowalne Układy ASIC Application Specific Integrated Circuits Podstawowy rozdział cyfrowych układów scalonych: Wielkie standardy: standardowe, uniwersalne elementy o strukturze

Bardziej szczegółowo

2004 Krzysztof Jasiński PRUS. Najtańsze układy CPLD

2004 Krzysztof Jasiński PRUS. Najtańsze układy CPLD RUS Najtańsze układy CLD rogram MAX CLD - prowadzenie Architektura Możliwości Narzędzia CAD Ceny i dostępność RUS 2 2 MAX : Najtańsze CLD w historii Nowa Architektura Logiczna 1/2 kosztu 1/10 poboru mocy

Bardziej szczegółowo

Opracował: Jan Front

Opracował: Jan Front Opracował: Jan Front Sterownik PLC PLC (Programowalny Sterownik Logiczny) (ang. Programmable Logic Controller) mikroprocesorowe urządzenie sterujące układami automatyki. PLC wykonuje w sposób cykliczny

Bardziej szczegółowo

Katedra Mikroelektroniki i Technik Informatycznych

Katedra Mikroelektroniki i Technik Informatycznych Katedra Mikroelektroniki i Technik Informatycznych Bloki obieralne na kierunku Mechatronika rok akademicki 2013/2014 ul. Wólczańska 221/223, budynek B18 www.dmcs.p.lodz.pl Nowa siedziba Katedry 2005 2006

Bardziej szczegółowo

Sterowniki programowalne Programmable Controllers. Energetyka I stopień Ogólnoakademicki. przedmiot kierunkowy

Sterowniki programowalne Programmable Controllers. Energetyka I stopień Ogólnoakademicki. przedmiot kierunkowy Załącznik nr 7 do Zarządzenia Rektora nr 10/12 z dnia 21 lutego 2012r. KARTA MODUŁU / KARTA PRZEDMIOTU Kod modułu Nazwa modułu Nazwa modułu w języku angielskim Sterowniki programowalne Programmable Controllers

Bardziej szczegółowo

Ochrona własności intelektualnej projektów w układach FPGA poprzez szyfrowanie danych konfiguracyjnych

Ochrona własności intelektualnej projektów w układach FPGA poprzez szyfrowanie danych konfiguracyjnych Ochrona własności intelektualnej projektów w układach FPGA poprzez szyfrowanie danych konfiguracyjnych (Na przykładzie projektowania układów sterujacych) Grzegorz Łabiak i Marek Węgrzyn Instytut Informatyki

Bardziej szczegółowo

ZASTOSOWANIA UKŁADÓW FPGA W ALGORYTMACH WYLICZENIOWYCH APPLICATIONS OF FPGAS IN ENUMERATION ALGORITHMS

ZASTOSOWANIA UKŁADÓW FPGA W ALGORYTMACH WYLICZENIOWYCH APPLICATIONS OF FPGAS IN ENUMERATION ALGORITHMS inż. Michał HALEŃSKI Wojskowy Instytut Techniczny Uzbrojenia ZASTOSOWANIA UKŁADÓW FPGA W ALGORYTMACH WYLICZENIOWYCH Streszczenie: W artykule przedstawiono budowę oraz zasadę działania układów FPGA oraz

Bardziej szczegółowo

Elektronika i techniki mikroprocesorowe

Elektronika i techniki mikroprocesorowe Elektronika i techniki mikroprocesorowe Technika cyfrowa ZłoŜone one układy cyfrowe Katedra Energoelektroniki, Napędu Elektrycznego i Robotyki Wydział Elektryczny, ul. Krzywoustego 2 PLAN WYKŁADU idea

Bardziej szczegółowo

Wykorzystanie standardu JTAG do programowania i debugowania układów logicznych

Wykorzystanie standardu JTAG do programowania i debugowania układów logicznych Politechnika Śląska w Gliwicach Wydział Automatyki Elektroniki i Informatyki Wykorzystanie standardu JTAG do programowania i debugowania układów logicznych Promotor dr inż. Jacek Loska Wojciech Klimeczko

Bardziej szczegółowo

LEKCJA TEMAT: Zasada działania komputera.

LEKCJA TEMAT: Zasada działania komputera. LEKCJA TEMAT: Zasada działania komputera. 1. Ogólna budowa komputera Rys. Ogólna budowa komputera. 2. Komputer składa się z czterech głównych składników: procesor (jednostka centralna, CPU) steruje działaniem

Bardziej szczegółowo

JĘZYKI PROGRAMOWANIA STEROWNIKÓW

JĘZYKI PROGRAMOWANIA STEROWNIKÓW JĘZYKI PROGRAMOWANIA STEROWNIKÓW dr inż. Wiesław Madej Wstęp Języki programowania sterowników 15 h wykład 15 h dwiczenia Konsultacje: - pokój 325A - środa 11 14 - piątek 11-14 Literatura Tadeusz Legierski,

Bardziej szczegółowo

Spis treúci. Księgarnia PWN: Krzysztof Wojtuszkiewicz - Urządzenia techniki komputerowej. Cz. 1. Przedmowa... 9. Wstęp... 11

Spis treúci. Księgarnia PWN: Krzysztof Wojtuszkiewicz - Urządzenia techniki komputerowej. Cz. 1. Przedmowa... 9. Wstęp... 11 Księgarnia PWN: Krzysztof Wojtuszkiewicz - Urządzenia techniki komputerowej. Cz. 1 Spis treúci Przedmowa... 9 Wstęp... 11 1. Komputer PC od zewnątrz... 13 1.1. Elementy zestawu komputerowego... 13 1.2.

Bardziej szczegółowo

Kierunek Inżynieria Akustyczna, V rok Programowalne Układy Cyfrowe. Platforma sprzętowa. Rajda & Kasperek 2014 Katedra Elektroniki AGH 1

Kierunek Inżynieria Akustyczna, V rok Programowalne Układy Cyfrowe. Platforma sprzętowa. Rajda & Kasperek 2014 Katedra Elektroniki AGH 1 Kierunek Inżynieria Akustyczna, V rok Programowalne Układy Cyfrowe Platforma sprzętowa Rajda & Kasperek 2014 Katedra Elektroniki AGH 1 Program wykładu Architektura układów FPGA Rodzina Xilinx Spartan-6

Bardziej szczegółowo

Sterowniki Programowalne (SP)

Sterowniki Programowalne (SP) Sterowniki Programowalne (SP) Wybrane aspekty procesu tworzenia oprogramowania dla sterownika PLC Podstawy języka funkcjonalnych schematów blokowych (FBD) Politechnika Gdańska Wydział Elektrotechniki i

Bardziej szczegółowo

Procesory w FPGA H D L. dr inż. Paweł Tomaszewicz Instytut Telekomunikacji Politechnika Warszawska

Procesory w FPGA H D L. dr inż. Paweł Tomaszewicz Instytut Telekomunikacji Politechnika Warszawska Procesory w FPGA 1 System w FPGA SOPC - System on a Programmable Chip System mikroprocesorowy w układzie programowalnym: softprocesor zrealizowany w logice układu FPGA NIOS2 Altera Microblaze Xilinx OpenRISC

Bardziej szczegółowo

Elektrotechnika I stopień Ogólno akademicki. kierunkowy (podstawowy / kierunkowy / inny HES)

Elektrotechnika I stopień Ogólno akademicki. kierunkowy (podstawowy / kierunkowy / inny HES) Załącznik nr 7 do Zarządzenia Rektora nr 10/12 z dnia 21 lutego 2012r. KARTA MODUŁU / KARTA PRZEDMIOTU Kod modułu Nazwa modułu Nazwa modułu w języku angielskim Obowiązuje od roku akademickiego 2012/2013

Bardziej szczegółowo

Projektowanie układów FPGA. Żródło*6+.

Projektowanie układów FPGA. Żródło*6+. Projektowanie układów FPGA Żródło*6+. Programowalne układy logiczne W elektronice cyfrowej funkcjonują dwa trendy rozwoju: Specjalizowane układy scalone ASIC (ang. Application Specific Integrated Circuits)

Bardziej szczegółowo

Lista tematów na kolokwium z wykładu z Techniki Cyfrowej w roku ak. 2013/2014

Lista tematów na kolokwium z wykładu z Techniki Cyfrowej w roku ak. 2013/2014 Lista tematów na kolokwium z wykładu z Techniki Cyfrowej w roku ak. 2013/2014 Temat 1. Algebra Boole a i bramki 1). Podać przykład dowolnego prawa lub tożsamości, które jest spełnione w algebrze Boole

Bardziej szczegółowo

Elektrotechnika II Stopień (I stopień / II stopień) Ogólno akademicki (ogólno akademicki / praktyczny)

Elektrotechnika II Stopień (I stopień / II stopień) Ogólno akademicki (ogólno akademicki / praktyczny) Załącznik nr 7 do Zarządzenia Rektora nr 10/12 z dnia 21 lutego 2012r. KARTA MODUŁU / KARTA PRZEDMIOTU Kod modułu Nazwa modułu Nazwa modułu w języku angielskim Obowiązuje od roku akademickiego 2012/2013

Bardziej szczegółowo

Architektura systemu komputerowego

Architektura systemu komputerowego Zakres przedmiotu 1. Wstęp do systemów mikroprocesorowych. 2. Współpraca procesora z pamięcią. Pamięci półprzewodnikowe. 3. Architektura systemów mikroprocesorowych. 4. Współpraca procesora z urządzeniami

Bardziej szczegółowo

Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki. ĆWICZENIE Nr 8 (3h) Implementacja pamięci ROM w FPGA

Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki. ĆWICZENIE Nr 8 (3h) Implementacja pamięci ROM w FPGA Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 8 (3h) Implementacja pamięci ROM w FPGA Instrukcja pomocnicza do laboratorium z przedmiotu Programowalne Struktury

Bardziej szczegółowo

Architektura komputerów

Architektura komputerów Architektura komputerów Wykład 12 Jan Kazimirski 1 Magistrale systemowe 2 Magistrale Magistrala medium łączące dwa lub więcej urządzeń Sygnał przesyłany magistralą może być odbierany przez wiele urządzeń

Bardziej szczegółowo

Programowanie sterowników PLC wprowadzenie

Programowanie sterowników PLC wprowadzenie Programowanie sterowników PLC wprowadzenie Zakład Teorii Maszyn i Automatyki Katedra Podstaw Techniki Felin p.110 http://ztmia.ar.lublin.pl/sips waldemar.samociuk@up.lublin,pl Sterowniki programowalne

Bardziej szczegółowo

Ukªady Kombinacyjne - cz ± I

Ukªady Kombinacyjne - cz ± I Ukªady Kombinacyjne - cz ± I Sebastian Kurczyk sebastian.kurczyk@polsl.pl Piotr Krauze piotr.krauze@polsl.pl 13 kwietnia 2013 Streszczenie Celem niniejszego laboratorium jest zapoznanie studentów z metodami

Bardziej szczegółowo

Sprawdzian test egzaminacyjny 2 GRUPA I

Sprawdzian test egzaminacyjny 2 GRUPA I ... nazwisko i imię ucznia Sprawdzian test egzaminacyjny 2 GRUPA I 1. Na rys. 1 procesor oznaczony jest numerem A. 2 B. 3 C. 5 D. 8 2. Na rys. 1 karta rozszerzeń oznaczona jest numerem A. 1 B. 4 C. 6 D.

Bardziej szczegółowo

Wydział Elektryczny. Katedra Automatyki i Elektroniki. Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: PROGRAMOWALNE STRUKTURY LOGICZNE

Wydział Elektryczny. Katedra Automatyki i Elektroniki. Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: PROGRAMOWALNE STRUKTURY LOGICZNE Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: PROGRAMOWALNE STRUKTURY LOGICZNE ES1C420 300 Ćwiczenie Nr 1 SYSTEM CAD

Bardziej szczegółowo

PROGRAMOWALNE STEROWNIKI LOGICZNE

PROGRAMOWALNE STEROWNIKI LOGICZNE PROGRAMOWALNE STEROWNIKI LOGICZNE I. Wprowadzenie Klasyczna synteza kombinacyjnych i sekwencyjnych układów sterowania stosowana do automatyzacji dyskretnych procesów produkcyjnych polega na zaprojektowaniu

Bardziej szczegółowo

Spis treści 1. Wstęp 2. Ćwiczenia laboratoryjne LPM

Spis treści 1. Wstęp 2. Ćwiczenia laboratoryjne LPM Spis treści 1. Wstęp... 9 2. Ćwiczenia laboratoryjne... 12 2.1. Środowisko projektowania Quartus II dla układów FPGA Altera... 12 2.1.1. Cel ćwiczenia... 12 2.1.2. Wprowadzenie... 12 2.1.3. Przebieg ćwiczenia...

Bardziej szczegółowo

Szkolenia specjalistyczne

Szkolenia specjalistyczne Szkolenia specjalistyczne AGENDA Programowanie mikrokontrolerów w języku C na przykładzie STM32F103ZE z rdzeniem Cortex-M3 GRYFTEC Embedded Systems ul. Niedziałkowskiego 24 71-410 Szczecin info@gryftec.com

Bardziej szczegółowo

PRZEWODNIK PO PRZEDMIOCIE

PRZEWODNIK PO PRZEDMIOCIE Nazwa przedmiotu: Jednostki obliczeniowe w zastosowaniach mechatronicznych Kierunek: Mechatronika Rodzaj przedmiotu: dla specjalności Systemy Sterowania Rodzaj zajęć: Wykład, laboratorium Computational

Bardziej szczegółowo

Wydajność systemów a organizacja pamięci. Krzysztof Banaś, Obliczenia wysokiej wydajności. 1

Wydajność systemów a organizacja pamięci. Krzysztof Banaś, Obliczenia wysokiej wydajności. 1 Wydajność systemów a organizacja pamięci Krzysztof Banaś, Obliczenia wysokiej wydajności. 1 Motywacja - memory wall Krzysztof Banaś, Obliczenia wysokiej wydajności. 2 Organizacja pamięci Organizacja pamięci:

Bardziej szczegółowo

Budowa komputera. Magistrala. Procesor Pamięć Układy I/O

Budowa komputera. Magistrala. Procesor Pamięć Układy I/O Budowa komputera Magistrala Procesor Pamięć Układy I/O 1 Procesor to CPU (Central Processing Unit) centralny układ elektroniczny realizujący przetwarzanie informacji Zmiana stanu tranzystorów wewnątrz

Bardziej szczegółowo

Wstęp do Informatyki. dr inż. Paweł Pełczyński ppelczynski@swspiz.pl

Wstęp do Informatyki. dr inż. Paweł Pełczyński ppelczynski@swspiz.pl Wstęp do Informatyki dr inż. Paweł Pełczyński ppelczynski@swspiz.pl Literatura 1. Brookshear, J. G. (2003). Informatyka w ogólnym zarysie. WNT, Warszawa. 3. Małecki, R. Arendt D. Bryszewski A. Krasiukianis

Bardziej szczegółowo

Wykład 6. Mikrokontrolery z rdzeniem ARM

Wykład 6. Mikrokontrolery z rdzeniem ARM Wykład 6 Mikrokontrolery z rdzeniem ARM Plan wykładu Cortex-A9 c.d. Mikrokontrolery firmy ST Mikrokontrolery firmy NXP Mikrokontrolery firmy AnalogDevices Mikrokontrolery firmy Freescale Mikrokontrolery

Bardziej szczegółowo

Wstęp...9. 1. Architektura... 13

Wstęp...9. 1. Architektura... 13 Spis treści 3 Wstęp...9 1. Architektura... 13 1.1. Schemat blokowy...14 1.2. Pamięć programu...15 1.3. Cykl maszynowy...16 1.4. Licznik rozkazów...17 1.5. Stos...18 1.6. Modyfikowanie i odtwarzanie zawartości

Bardziej szczegółowo

Technika Cyfrowa. Badanie pamięci

Technika Cyfrowa. Badanie pamięci LABORATORIUM Technika Cyfrowa Badanie pamięci Opracował: mgr inż. Andrzej Biedka CEL ĆWICZENIA Celem ćwiczenia jest zapoznanie się studentów z budową i zasadą działania scalonych liczników asynchronicznych

Bardziej szczegółowo

FPGA, CPLD, SPLD. Synteza systemów reprogramowalnych 1/27. dr inż. Mariusz Kapruziak mkapruziak@wi.ps.pl pok. 107, tel. 449 55 44

FPGA, CPLD, SPLD. Synteza systemów reprogramowalnych 1/27. dr inż. Mariusz Kapruziak mkapruziak@wi.ps.pl pok. 107, tel. 449 55 44 Synteza systemów reprogramowalnych /27 dr inż. Mariusz Kapruziak mkapruziak@wi.ps.pl pok. 07, tel. 449 55 44 FPGA, CPLD, SPLD 945 950 955 960 965 970 975 980 985 990 995 2000 0 D CLK update v cur Q Q 0

Bardziej szczegółowo

Modułowy programowalny przekaźnik czasowy firmy Aniro.

Modułowy programowalny przekaźnik czasowy firmy Aniro. Modułowy programowalny przekaźnik czasowy firmy Aniro. Rynek sterowników programowalnych Sterowniki programowalne PLC od wielu lat są podstawowymi systemami stosowanymi w praktyce przemysłowej i stały

Bardziej szczegółowo

Pamięć wirtualna. Przygotował: Ryszard Kijaka. Wykład 4

Pamięć wirtualna. Przygotował: Ryszard Kijaka. Wykład 4 Pamięć wirtualna Przygotował: Ryszard Kijaka Wykład 4 Wstęp główny podział to: PM- do pamięci masowych należą wszelkiego rodzaju pamięci na nośnikach magnetycznych, takie jak dyski twarde i elastyczne,

Bardziej szczegółowo

Kurs SIMATIC S7-300/400 i TIA Portal - Podstawowy. Spis treści. Dzień 1. I System SIEMENS SIMATIC S7 - wprowadzenie (wersja 1503)

Kurs SIMATIC S7-300/400 i TIA Portal - Podstawowy. Spis treści. Dzień 1. I System SIEMENS SIMATIC S7 - wprowadzenie (wersja 1503) Spis treści Dzień 1 I System SIEMENS SIMATIC S7 - wprowadzenie (wersja 1503) I-3 Rodzina sterowników programowalnych SIMATIC S7 firmy SIEMENS I-4 Dostępne moduły i ich funkcje I-5 Jednostki centralne I-6

Bardziej szczegółowo

T. Łuba, B. Zbierzchowski Układy logiczne Podręcznik WSISiZ, Warszawa 2002.

T. Łuba, B. Zbierzchowski Układy logiczne Podręcznik WSISiZ, Warszawa 2002. Książkę: T. Łuba, B. Zbierzchowski Układy logiczne Podręcznik WSISiZ, Warszawa 2002. Można zakupić po najniższej cenie w księgarni Wyższej Szkoły Informatyki Stosowanej i Zarządzania ul. Newelska 6 pok.

Bardziej szczegółowo

Architektura komputerów

Architektura komputerów Architektura komputerów Wykład 7 Jan Kazimirski 1 Pamięć podręczna 2 Pamięć komputera - charakterystyka Położenie Procesor rejestry, pamięć podręczna Pamięć wewnętrzna pamięć podręczna, główna Pamięć zewnętrzna

Bardziej szczegółowo

Wydział Elektryczny. Katedra Automatyki i Elektroniki. Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: TECHNIKA CYFROWA 2 TZ1A400 028

Wydział Elektryczny. Katedra Automatyki i Elektroniki. Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: TECHNIKA CYFROWA 2 TZ1A400 028 Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: TECHNIKA CYFROWA 2 TZ1A400 028 Ćwiczenie Nr 1 ZESTAW LABORATORYJNY SYSTEMU

Bardziej szczegółowo

Wykład 2. Mikrokontrolery z rdzeniami ARM

Wykład 2. Mikrokontrolery z rdzeniami ARM Wykład 2 Źródło problemu 2 Wstęp Architektura ARM (Advanced RISC Machine, pierwotnie Acorn RISC Machine) jest 32-bitową architekturą (modelem programowym) procesorów typu RISC. Różne wersje procesorów

Bardziej szczegółowo

Wykorzystanie układów FPGA w implementacji systemów bezpieczeństwa sieciowego typu Firewall

Wykorzystanie układów FPGA w implementacji systemów bezpieczeństwa sieciowego typu Firewall Grzegorz Sułkowski, Maciej Twardy, Kazimierz Wiatr Wykorzystanie układów FPGA w implementacji systemów bezpieczeństwa sieciowego typu Firewall Plan prezentacji 1. Architektura Firewall a załoŝenia 2. Punktu

Bardziej szczegółowo

Większe możliwości dzięki LabVIEW 2009: programowanie równoległe, technologie bezprzewodowe i funkcje matematyczne w systemach czasu rzeczywistego

Większe możliwości dzięki LabVIEW 2009: programowanie równoległe, technologie bezprzewodowe i funkcje matematyczne w systemach czasu rzeczywistego Większe możliwości dzięki LabVIEW 2009: programowanie równoległe, technologie bezprzewodowe i funkcje matematyczne w systemach czasu rzeczywistego Dziś bardziej niż kiedykolwiek narzędzia używane przez

Bardziej szczegółowo

Układy sekwencyjne. Wstęp doinformatyki. Zegary. Układy sekwencyjne. Automaty sekwencyjne. Element pamięciowy. Układy logiczne komputerów

Układy sekwencyjne. Wstęp doinformatyki. Zegary. Układy sekwencyjne. Automaty sekwencyjne. Element pamięciowy. Układy logiczne komputerów Wstęp doinformatyki Układy sekwencyjne Układy logiczne komputerów Układy sekwencyjne Dr inż. Ignacy Pardyka Akademia Świętokrzyska Kielce, 2001 Wstęp do informatyki I. Pardyka Akademia Świętokrzyska Kielce,

Bardziej szczegółowo

Układy reprogramowalne i SoC Implementacja w układach FPGA

Układy reprogramowalne i SoC Implementacja w układach FPGA Układy reprogramowalne i SoC Implementacja w układach FPGA Prezentacja jest współfinansowana przez Unię Europejską w ramach Europejskiego Funduszu Społecznego w projekcie pt. Innowacyjna dydaktyka bez

Bardziej szczegółowo

Procesory. Schemat budowy procesora

Procesory. Schemat budowy procesora Procesory Procesor jednostka centralna (CPU Central Processing Unit) to sekwencyjne urządzenie cyfrowe którego zadaniem jest wykonywanie rozkazów i sterowanie pracą wszystkich pozostałych bloków systemu

Bardziej szczegółowo

Systemy operacyjne. Systemy operacyjne. Systemy operacyjne. Zadania systemu operacyjnego. Abstrakcyjne składniki systemu. System komputerowy

Systemy operacyjne. Systemy operacyjne. Systemy operacyjne. Zadania systemu operacyjnego. Abstrakcyjne składniki systemu. System komputerowy Systemy operacyjne Systemy operacyjne Dr inż. Ignacy Pardyka Literatura Siberschatz A. i inn. Podstawy systemów operacyjnych, WNT, Warszawa Skorupski A. Podstawy budowy i działania komputerów, WKiŁ, Warszawa

Bardziej szczegółowo

Komputerowe systemy pomiarowe. Dr Zbigniew Kozioł - wykład Mgr Mariusz Woźny - laboratorium

Komputerowe systemy pomiarowe. Dr Zbigniew Kozioł - wykład Mgr Mariusz Woźny - laboratorium Komputerowe systemy pomiarowe Dr Zbigniew Kozioł - wykład Mgr Mariusz Woźny - laboratorium 1 - Cel zajęć - Orientacyjny plan wykładu - Zasady zaliczania przedmiotu - Literatura Klasyfikacja systemów pomiarowych

Bardziej szczegółowo

Analiza i projektowanie oprogramowania. Analiza i projektowanie oprogramowania 1/32

Analiza i projektowanie oprogramowania. Analiza i projektowanie oprogramowania 1/32 Analiza i projektowanie oprogramowania Analiza i projektowanie oprogramowania 1/32 Analiza i projektowanie oprogramowania 2/32 Cel analizy Celem fazy określania wymagań jest udzielenie odpowiedzi na pytanie:

Bardziej szczegółowo

Zwiększanie wiarygodności systemów wykorzystujących układy programowalne

Zwiększanie wiarygodności systemów wykorzystujących układy programowalne Zwiększanie wiarygodności systemów wykorzystujących układy programowalne Andrzej Kraśniewski PRUS, 17 stycznia 2013 r. wiarygodność (dependability) niezawodność bezpieczeństwo działania (safety) Wiarygodność

Bardziej szczegółowo

MIKROPROCESOROWE UKŁADY STEROWANIA

MIKROPROCESOROWE UKŁADY STEROWANIA Mikroprocesorowe Układy Sterowania MIKROPROCESOROWE UKŁADY STEROWANIA Prowadzący: dr inż. Paweł Szczepankowski e-mail: pszczep@ely.pg.gda.pl telefon: 58 3471139 WYKŁAD 1. Warsztat pracy inżyniera MUS narzędzia

Bardziej szczegółowo

Inż. Kamil Kujawski Inż. Krzysztof Krefta. Wykład w ramach zajęć Akademia ETI

Inż. Kamil Kujawski Inż. Krzysztof Krefta. Wykład w ramach zajęć Akademia ETI Inż. Kamil Kujawski Inż. Krzysztof Krefta Wykład w ramach zajęć Akademia ETI Metody programowania Assembler Język C BASCOM Assembler kod maszynowy Zalety: Najbardziej efektywny Intencje programisty są

Bardziej szczegółowo

Programowanie niskopoziomowe. dr inż. Paweł Pełczyński ppelczynski@swspiz.pl

Programowanie niskopoziomowe. dr inż. Paweł Pełczyński ppelczynski@swspiz.pl Programowanie niskopoziomowe dr inż. Paweł Pełczyński ppelczynski@swspiz.pl 1 Literatura Randall Hyde: Asembler. Sztuka programowania, Helion, 2004. Eugeniusz Wróbel: Praktyczny kurs asemblera, Helion,

Bardziej szczegółowo

KARTA MODUŁU KSZTAŁCENIA

KARTA MODUŁU KSZTAŁCENIA KARTA MODUŁU KSZTAŁCENIA I. Informacje ogólne I. 1 Nazwa modułu kształcenia Podstawy informatyki i architektury systemów komputerowych 2 Nazwa jednostki prowadzącej moduł Instytut Informatyki Zakład Informatyki

Bardziej szczegółowo

PROJEKT WSPÓŁFINANSOWANY ZE ŚRODKÓW UNII EUROPEJSKIEJ W RAMACH EUROPEJSKIEGO FUNDUSZU SPOŁECZNEGO OPIS PRZEDMIOTU. Sieci i sterowniki przemysłowe

PROJEKT WSPÓŁFINANSOWANY ZE ŚRODKÓW UNII EUROPEJSKIEJ W RAMACH EUROPEJSKIEGO FUNDUSZU SPOŁECZNEGO OPIS PRZEDMIOTU. Sieci i sterowniki przemysłowe OPIS PRZEDMIOTU Nazwa przedmiotu Kod przedmiotu Sieci i sterowniki przemysłowe Wydział Instytut/Katedra Kierunek Specjalizacja/specjalność Wydział Matematyki, Fizyki i Techniki Instytut Mechaniki i Informatyki

Bardziej szczegółowo

PRZEWODNIK PO PRZEDMIOCIE

PRZEWODNIK PO PRZEDMIOCIE Nazwa przedmiotu: Algorytmy i programowanie Algorithms and Programming Kierunek: Zarządzanie i Inżynieria Produkcji Rodzaj przedmiotu: kierunkowy Poziom studiów: studia I stopnia forma studiów: studia

Bardziej szczegółowo

Podstawy Projektowania Przyrządów Wirtualnych. Wykład 9. Wprowadzenie do standardu magistrali VMEbus. mgr inż. Paweł Kogut

Podstawy Projektowania Przyrządów Wirtualnych. Wykład 9. Wprowadzenie do standardu magistrali VMEbus. mgr inż. Paweł Kogut Podstawy Projektowania Przyrządów Wirtualnych Wykład 9 Wprowadzenie do standardu magistrali VMEbus mgr inż. Paweł Kogut VMEbus VMEbus (Versa Module Eurocard bus) jest to standard magistrali komputerowej

Bardziej szczegółowo

KARTA MODUŁU KSZTAŁCENIA

KARTA MODUŁU KSZTAŁCENIA KARTA MODUŁU KSZTAŁCENIA I. Informacje ogólne 1 Nazwa modułu kształcenia Inżynieria 2 Nazwa jednostki prowadzącej moduł Instytut Informatyki, Zakład Informatyki Stosowanej 3 Kod modułu (wypełnia koordynator

Bardziej szczegółowo

Kierunek Informatyka stosowana Studia stacjonarne Studia pierwszego stopnia

Kierunek Informatyka stosowana Studia stacjonarne Studia pierwszego stopnia Studia pierwszego stopnia I rok Matematyka dyskretna 30 30 Egzamin 5 Analiza matematyczna 30 30 Egzamin 5 Algebra liniowa 30 30 Egzamin 5 Statystyka i rachunek prawdopodobieństwa 30 30 Egzamin 5 Opracowywanie

Bardziej szczegółowo

Elektronika i techniki mikroprocesorowe

Elektronika i techniki mikroprocesorowe Elektronika i techniki mikroprocesorowe Technika cyfrowa Podstawowy techniki cyfrowej Katedra Energoelektroniki, Napędu Elektrycznego i Robotyki Wydział Elektryczny, ul. Krzywoustego 2 trochę historii

Bardziej szczegółowo

Struktura i funkcjonowanie komputera pamięć komputerowa, hierarchia pamięci pamięć podręczna. System operacyjny. Zarządzanie procesami

Struktura i funkcjonowanie komputera pamięć komputerowa, hierarchia pamięci pamięć podręczna. System operacyjny. Zarządzanie procesami Rok akademicki 2015/2016, Wykład nr 6 2/21 Plan wykładu nr 6 Informatyka 1 Politechnika Białostocka - Wydział Elektryczny Elektrotechnika, semestr II, studia niestacjonarne I stopnia Rok akademicki 2015/2016

Bardziej szczegółowo

Etap IV - Wprowadzenie pierwszego zestawu Etap V szkolnego Rozbudowa oferty o segmenty uzupełniające.

Etap IV - Wprowadzenie pierwszego zestawu Etap V szkolnego Rozbudowa oferty o segmenty uzupełniające. OPIS PROJEKTU El-Go: Projekt edukacyjny El-Go dotyczy prezentacji świata elektroniki z użyciem autorskiej i całkowicie nowatorskiej metody realizacji połączeń elektrycznych. Etapy projektu obejmują koncepcję,

Bardziej szczegółowo

Wydział Elektryczny. Katedra Automatyki i Elektroniki. Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: TECHNIKA CYFROWA 2 TS1C300 020

Wydział Elektryczny. Katedra Automatyki i Elektroniki. Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: TECHNIKA CYFROWA 2 TS1C300 020 Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: TEHNIKA YFOWA 2 T1300 020 Ćwiczenie Nr 6 EALIZAJA FUNKJI EJETOWYH W TUKTUAH

Bardziej szczegółowo

Architektura Systemów Komputerowych. Paweł Pełczyński ppelczynski@swspiz.pl

Architektura Systemów Komputerowych. Paweł Pełczyński ppelczynski@swspiz.pl Architektura Systemów Komputerowych Paweł Pełczyński ppelczynski@swspiz.pl Program przedmiotu Struktura i zasada działania prostego systemu mikroprocesorowego Operacje wykonywane przez mikroprocesor i

Bardziej szczegółowo

Proste układy sekwencyjne

Proste układy sekwencyjne Proste układy sekwencyjne Układy sekwencyjne to takie w których niektóre wejścia są sterowany przez wyjściaukładu( zawierają sprzężenie zwrotne ). Układy sekwencyjne muszą zawierać elementy pamiętające

Bardziej szczegółowo

STEROWNIKI i REGULATORY (TS1A522 380)

STEROWNIKI i REGULATORY (TS1A522 380) STEROWNIKI i REGULATORY (TS1A522 380) Kierunek: Elektronika i Telekomunikacja (EP), sem. V Szczegółowy program wykładu 15 godz. 1. Systemy sterowania w przemyśle. Podstawowe składniki sprzętowe systemu

Bardziej szczegółowo

Różnicowe układy cyfrowe CMOS

Różnicowe układy cyfrowe CMOS 1 Różnicowe układy cyfrowe CMOS Różnicowe układy cyfrowe CMOS 2 CVSL (Cascode Voltage Switch Logic) Różne nazwy: CVSL - Cascode Voltage Switch Logic DVSL - Differential Cascode Voltage Switch Logic 1 Cascode

Bardziej szczegółowo

1. Podstawowe wiadomości...9. 2. Możliwości sprzętowe... 17. 3. Połączenia elektryczne... 25. 4. Elementy funkcjonalne programów...

1. Podstawowe wiadomości...9. 2. Możliwości sprzętowe... 17. 3. Połączenia elektryczne... 25. 4. Elementy funkcjonalne programów... Spis treści 3 1. Podstawowe wiadomości...9 1.1. Sterowniki podstawowe wiadomości...10 1.2. Do czego służy LOGO!?...12 1.3. Czym wyróżnia się LOGO!?...12 1.4. Pierwszy program w 5 minut...13 Oświetlenie

Bardziej szczegółowo

Podstawy programowania.

Podstawy programowania. Kod przedmiotu: PPR Podstawy programowania. Rodzaj przedmiotu: kierunkowy; obowiązkowy Wydział: Informatyki Kierunek: Informatyka Specjalność (specjalizacja): - Poziom studiów: pierwszego stopnia Profil

Bardziej szczegółowo

PRZEWODNIK PO PRZEDMIOCIE

PRZEWODNIK PO PRZEDMIOCIE Nazwa przedmiotu: Kierunek: MECHATRONIKA Rodzaj przedmiotu: obowiązkowy na specjalności: SYSTEMY STEROWANIA, Rodzaj zajęć: wykład, laboratorium UKŁADY STEROWANIA Control systems Forma studiów: stacjonarne

Bardziej szczegółowo

Wielokontekstowy sterownik programowalny przyszłości wykorzystujący układy programowalne psoc

Wielokontekstowy sterownik programowalny przyszłości wykorzystujący układy programowalne psoc Wielokontekstowy sterownik programowalny przyszłości wykorzystujący układy programowalne psoc Dariusz Kania* Celem artykułu jest przedstawienie koncepcji działania wielokontekstowego sterownika przemysłowego

Bardziej szczegółowo

Kurs Podstawowy S7. Spis treści. Dzień 1

Kurs Podstawowy S7. Spis treści. Dzień 1 Spis treści Dzień 1 I System SIMATIC S7 - wprowadzenie (wersja 1401) I-3 Rodzina sterowników programowalnych SIMATIC S7 firmy SIEMENS I-4 Dostępne moduły i ich funkcje I-5 Jednostki centralne I-6 Podstawowe

Bardziej szczegółowo

SWB - Wprowadzenie, funkcje boolowskie i bramki logiczne - wykład 1 asz 1. Plan wykładu

SWB - Wprowadzenie, funkcje boolowskie i bramki logiczne - wykład 1 asz 1. Plan wykładu SWB - Wprowadzenie, funkcje boolowskie i bramki logiczne - wykład 1 asz 1 Plan wykładu 1. Wprowadzenie, funkcje boolowskie i bramki logiczne, 2. Minimalizacja funkcji boolowskich, 3. Kombinacyjne bloki

Bardziej szczegółowo

Wybrane bloki i magistrale komputerów osobistych (PC) Opracował: Grzegorz Cygan 2010 r. CEZ Stalowa Wola

Wybrane bloki i magistrale komputerów osobistych (PC) Opracował: Grzegorz Cygan 2010 r. CEZ Stalowa Wola Wybrane bloki i magistrale komputerów osobistych (PC) Opracował: Grzegorz Cygan 2010 r. CEZ Stalowa Wola Ogólny schemat komputera Jak widać wszystkie bloki (CPU, RAM oraz I/O) dołączone są do wspólnych

Bardziej szczegółowo

Obsługa kart pamięci Flash za pomocą mikrokontrolerów, część 1

Obsługa kart pamięci Flash za pomocą mikrokontrolerów, część 1 Obsługa kart pamięci Flash za pomocą mikrokontrolerów, część 1 Wraz ze wzrostem zapotrzebowania na tanie i pojemne noúniki danych niezawieraj¹cych elementûw ruchomych, kilka firm specjalizuj¹cych sií w

Bardziej szczegółowo

Wydział Elektryczny. Katedra Automatyki i Elektroniki. Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: PROGRAMOWALNE STRUKTURY LOGICZNE

Wydział Elektryczny. Katedra Automatyki i Elektroniki. Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: PROGRAMOWALNE STRUKTURY LOGICZNE Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: PROGRAMOWALNE STRUKTURY LOGICZNE ES1C420 300 Ćwiczenie Nr 2 KOMPILACJA

Bardziej szczegółowo

Implementacja Gigabitowego Ethernetu na układach FPGA dla eksperymentów fizycznych

Implementacja Gigabitowego Ethernetu na układach FPGA dla eksperymentów fizycznych Implementacja Gigabitowego Ethernetu na układach FPGA dla eksperymentów fizycznych Grzegorz Korcyl Plan 1. Systemy akwizycji danych 2. Używana elektronika 3. Układy FPGA 4. Programowanie FPGA 5. Implementacja

Bardziej szczegółowo

Budowa pamięci RAM Parametry: tcl, trcd, trp, tras, tcr występują w specyfikacjach poszczególnych pamięci DRAM. Czym mniejsze są wartości tych

Budowa pamięci RAM Parametry: tcl, trcd, trp, tras, tcr występują w specyfikacjach poszczególnych pamięci DRAM. Czym mniejsze są wartości tych Budowa pamięci RAM Parametry: tcl, trcd, trp, tras, tcr występują w specyfikacjach poszczególnych pamięci DRAM. Czym mniejsze są wartości tych parametrów, tym szybszy dostęp do komórek, co przekłada się

Bardziej szczegółowo

Transceiver do szybkiej komunikacji szeregowej i pętla fazowa do ogólnych zastosowań

Transceiver do szybkiej komunikacji szeregowej i pętla fazowa do ogólnych zastosowań Transceiver do szybkiej komunikacji szeregowej i pętla fazowa do ogólnych zastosowań Mirosław Firlej Opiekun: dr hab. inż. Marek Idzik Faculty of Physics and Applied Computer Science AGH University of

Bardziej szczegółowo

SigmaDSP - zestaw uruchomieniowy dla procesora ADAU1701. SigmaDSP - zestaw uruchomieniowy dla procesora ADAU1701.

SigmaDSP - zestaw uruchomieniowy dla procesora ADAU1701. SigmaDSP - zestaw uruchomieniowy dla procesora ADAU1701. SigmaDSP - zestaw uruchomieniowy. SigmaDSP jest niedrogim zestawem uruchomieniowym dla procesora DSP ADAU1701 z rodziny SigmaDSP firmy Analog Devices, który wraz z programatorem USBi i darmowym środowiskiem

Bardziej szczegółowo

Architektura komputerów

Architektura komputerów Wykład jest przygotowany dla IV semestru kierunku Elektronika i Telekomunikacja. Studia I stopnia Dr inż. Małgorzata Langer Architektura komputerów Prezentacja multimedialna współfinansowana przez Unię

Bardziej szczegółowo

Programowanie z wykorzystaniem technologii CUDA i OpenCL Wykład 1

Programowanie z wykorzystaniem technologii CUDA i OpenCL Wykład 1 Programowanie z wykorzystaniem technologii CUDA i OpenCL Wykład 1 Organizacja przedmiotu Dr inż. Robert Banasiak Dr inż. Paweł Kapusta 1 2 Nasze kompetencje R n D Tomografia 3D To nie tylko statyczny obraz!

Bardziej szczegółowo

Ćwiczenie 1 Program Electronics Workbench

Ćwiczenie 1 Program Electronics Workbench Systemy teleinformatyczne Ćwiczenie Program Electronics Workbench Symulacja układów logicznych Program Electronics Workbench służy do symulacji działania prostych i bardziej złożonych układów elektrycznych

Bardziej szczegółowo

Program Obliczeń Wielkich Wyzwań Nauki i Techniki (POWIEW)

Program Obliczeń Wielkich Wyzwań Nauki i Techniki (POWIEW) Program Obliczeń Wielkich Wyzwań Nauki i Techniki (POWIEW) Maciej Cytowski, Maciej Filocha, Maciej E. Marchwiany, Maciej Szpindler Interdyscyplinarne Centrum Modelowania Matematycznego i Komputerowego

Bardziej szczegółowo

Zał nr 4 do ZW. Dla grupy kursów zaznaczyć kurs końcowy. Liczba punktów ECTS 2 2 2 charakterze praktycznym (P)

Zał nr 4 do ZW. Dla grupy kursów zaznaczyć kurs końcowy. Liczba punktów ECTS 2 2 2 charakterze praktycznym (P) Zał nr 4 do ZW WYDZIAŁ PODSTAWOWYCH PROBLEMÓW TECHNIKI KARTA PRZEDMIOTU Nazwa w języku polskim : Systemy Wbudowane w Bezpieczeństwie Komputerowym Nazwa w języku angielskim : Embedded Security Systems Kierunek

Bardziej szczegółowo

Budowa komputera. Magistrala. Procesor Pamięć Układy I/O

Budowa komputera. Magistrala. Procesor Pamięć Układy I/O Budowa komputera Magistrala Procesor Pamięć Układy I/O 1 Procesor to CPU (Central Processing Unit) centralny układ elektroniczny realizujący przetwarzanie informacji Zmiana stanu tranzystorów wewnątrz

Bardziej szczegółowo

Podsystem graficzny. W skład podsystemu graficznego wchodzą: karta graficzna monitor

Podsystem graficzny. W skład podsystemu graficznego wchodzą: karta graficzna monitor Plan wykładu 1. Pojęcie podsystemu graficznego i karty graficznej 2. Typy kart graficznych 3. Budowa karty graficznej: procesor graficzny (GPU), pamięć podręczna RAM, konwerter cyfrowo-analogowy (DAC),

Bardziej szczegółowo

Systemy uruchomieniowe

Systemy uruchomieniowe Systemy uruchomieniowe Przemysław ZAKRZEWSKI Systemy uruchomieniowe (1) 1 Środki wspomagające uruchamianie systemów mikroprocesorowych Symulator mikroprocesora Analizator stanów logicznych Systemy uruchomieniowe:

Bardziej szczegółowo

Adam Korzeniewski adamkorz@sound.eti.pg.gda.pl p. 732 - Katedra Systemów Multimedialnych

Adam Korzeniewski adamkorz@sound.eti.pg.gda.pl p. 732 - Katedra Systemów Multimedialnych Adam Korzeniewski adamkorz@sound.eti.pg.gda.pl p. 732 - Katedra Systemów Multimedialnych Komputer (elektroniczna maszyna cyfrowa) jest to maszyna programowalna. Maszyna programowalna ma dwie cechy: Reaguje

Bardziej szczegółowo

NX70 PLC www.atcontrol.pl

NX70 PLC www.atcontrol.pl NX70 PLC NX70 Właściwości Rozszerzalność, niezawodność i łatwość w integracji Szybki procesor - zastosowanie technologii ASIC pozwala wykonywać CPU proste instrukcje z prędkością 0,2 us/1 krok Modyfikacja

Bardziej szczegółowo

Systemy Wbudowane. Założenia i cele przedmiotu: Określenie przedmiotów wprowadzających wraz z wymaganiami wstępnymi: Opis form zajęć

Systemy Wbudowane. Założenia i cele przedmiotu: Określenie przedmiotów wprowadzających wraz z wymaganiami wstępnymi: Opis form zajęć Systemy Wbudowane Kod przedmiotu: SW Rodzaj przedmiotu: kierunkowy ; obowiązkowy Wydział: Informatyki Kierunek: Informatyka Specjalność (specjalizacja): - Poziom studiów: pierwszego stopnia Profil studiów:

Bardziej szczegółowo