UKŁADY CPLD NOWEJ GENERACJI ELEKTRONIKA CYFROWA

Transkrypt

1 UKŁADY CLD NOWEJ GENERACJ ELEKRONKA CYFROWA 2005 Krzysztof Jasiński

2 rogram MAX CLD - Wprowadzenie Architektura Możliwości Narzędzia CAD Ceny i dostępność W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 2

3 MAX : Najtańsze CLD w historii Nowa Architektura Logiczna 1/2 kosztu 1/10 poboru mocy 2xosiągi 4 x pojemność Nieulotne, nstant-on Zasilanie: 3.3-, 2.5- & 1.8-V rzełom w technologii zmienia rynek W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 3

4 Zalety MAX 1/2 ceny rodukty konsumenckie 4x 4x złożoność Urządzenia komunikacyjne 1/10 mocy 2x osiągi Urządzenia z zasilaniem bateryjnym Urządzenia W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński komputerowe 4

5 Rynek układów CLD Udzia ł w rynku w % 45% 40% 35% 30% 25% 20% 15% 10% 5% 0% MAX najlepszy na rynku CLD Altera Lattice Xilinx Cypress Niskie ceny 2000: MAX 3000A Wysoka wydajność 1998: MAX 7000A Atmel S JAG 1996: MAX 7000S Other Źródło: Altera Estimate 2003 W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 5

6 Definicja produktu to połowa sukcesu Określenie podstawowych aplikacji na ważnych rynkach Lista wymagań użytkowników? Zdefiniowanie architektury nformacje od ponad 500 inżynierów W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 6

7 Zrozumienie istoty aplikacji analiza potrzeb użytkownika nterfejsy konwersji łumaczenie protokołów magistralowych Szeregowo-równoległa konwersja danych Konfiguracja systemu Sterowanie konfiguracją ASC/ASS/FGA Sterownik pamięci Flash Rozszerzenie portów /O Dystrybucja sygnałów sterujących Dekodowanie adresów Sterowanie działaniem LED ower-up Sequencing sterowania włączaniem zasilania w systemach wielo-napięciowych Generowanie sygnałów System Reset i Chip Select W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 7

8 Wymagania aplikacji Wspólne potrzeby: Niski koszt Nieulotność, Stała gotowość ojedynczy układ Reprogramowalność Ukierunkowane potrzeby nterfejsy konwersji Konfiguracja systemu Rozszerzenie portów /O ower-up Sequencing Szybsze & pojemniejsze amięć FLASH użytkownika Więcej pinów, różne standardy Mała moc i większa gęstość W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 8

9 rzepis na sukces Niezbędne atrybuty Stała gotowość rwałość Reprogramowalność Najniższy koszt Architektura logiczna roces technologiczny Nowe cechy amięć Flash rogramowalność S (on-line) roces Flash 0.18-µm + LU LU Reg Reg Najtańsze układy CLD W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 9

10 Czy układ CLD może zawierać LU? Zmiana podejścia! otrzeby użytkownika CLD: Stała gotowość Niski koszt Łatwość użycia rwałość ojedynczy układ otrzeby użytkownika FGA: Duże upakowanie Wysoka fmax Wbudowana SRAM ętla fazowa LLs ntellectual roperty () CLD FGA W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 10

11 Architektura MAX Elementy Logiczne (LEs) Końcówki /O Flash (pamięć konfiguracyjna Kb) JAG & logika sterująca Flash (pamięć użytkownika - 8Kb) W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 11

12 Rodzina MAX Układ Elementy Logiczne (LEs) ypowe Komórki (1.3 LE) iny /O ndeksy szybkości Szybkość max. t pd1 (ns) Flash pamięć użytkownika (bity) EM , 4, ,192 EM , 4, ,192 EM1270 1, , 4, ,192 EM2210 2,210 1, , 4, ,192 W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 12

13 Obudowy & piny /O MAX Układ 100-in QF mm skok 16 x 16 mm 144-in QF 0.5-mm skok 22 x 22 mm 256-in FBGA mm skok 17 x 17 mm 324-in FBGA 1.0-mm skok 19 x 19 mm EM EM EM EM Oznacza odpowiedniki (zgodne) Uwagi: 1. QF: thin quad flat pack 2. FineLine BGA (1.0-mm skok) W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 13

14 Relacje: cena pojemność CLD Względne ceny ypowe układy CLDs (z makrokomórkami) ojedynczy układ Reprogramowalne Nieulotne Konkurencyjne FGA ,024 1,280 Ekwiwalentne makrokomórki 1,700 W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 14

15 Dwie najbardziej ekonomiczne rodziny układów: Liczba pinów /O Najniższy koszt na pin /O odobieństwa (obudowy, # pinów) Różnice (pojemności) Najniższy koszt na LE Liczba LEs (tys.) W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 15

16 MAX - znaczna redukcja powierzchni EM7256AE 256 Makrokomórek 160 /O pinów ispxld Makrokomórek 141 /O pinów EM Komórek (ekwiwalentnych) 160 /O pinów roces 0.3-µm roces 0.18-µm W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 16

17 Struktura połączeń w układach MAX 1. radycyjna architektura CLD ołączenia Globalne Większość opóźnień to logika 2. Architektura MAX ołączenia wiersz kolumna Większość opóźnień to połączenia 1. owierzchnia połączeń wzrasta wykładniczo wraz z liczbą LABów! 2. owierzchnia połączeń wzrasta liniowo wraz z liczbą LABów W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 17

18 Struktura połączeń w układach MAX W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 18

19 obór mocy MAX Moc zyżywana (mw) Częstotliwość działania (MHz) MAX EM7128AE (3.3 V) MAX (3.3 V) MAX G (1.8 V) 90% zmniejszenie zużywanej energii! W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 19

20 Mała moc - główny atrybut CoolRunner Moc (mw) Częstotliwość (MHz) Niski pobór energii + 4 x pojemność W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 20

21 Rozkład max. częstotliwości zegara w populacji projektów w CLD (pierwsze wersje projektów) rocent badanych projektów Less than or Equal to 30 MHz 31 MHz to 60 MHz 60 MHz to 100 MHz 101 MHz to 140 MHz Częstotliwość zegara 141 MHz to 250 MHz More than 250 MHz Źródło: Gartner Dataquest (March 2004) W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 21

22 Wzgl. wskaźnik f MAX orównanie osiągów: MAX vs. CoolRunner- rzewaga MAX rzewaga CoolRunner- opulacja projektów MAX jest 50% szybszy niż CoolRunner- W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 22

23 orównanie osiągów: MAX vs. ispxld 5.0 Relative f MAX Ratio rzewaga MAX opulacja projektów rzewaga ispxld MAX jest 80% szybszy niż ispxld W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 23

24 orównanie rodzin: MAX & MAX arametry MAX MAX roces echnologiczny 0.3-um EEROM 0.18-um Flash Architektura Logiczna roduct erm Look-Up able (LU) Zakres pojemności makrokomórek makrokomórek (240 to 2,210 LEs) Architektura połączeń Globalna Wiersze & kolumny amięć Flash (On-Chip) brak 8 Kbits (!) Max. # pinów użyt. /O Napięcie zasilania 5.0V, 3.3V, 2.5V 3.3V / 2.5V, 1.8V Napięcie buforów /O 5.0V, 3.3V, 2.5V, 1.8V 3.3V, 2.5V, 1.8V, 1.5V Sieć zegarów globalnych 2 na układ 4 na układ Output Enables (OEs) 6 do 10 na układ 1 na pin /O (!) rzerzutnik Schmitt a brak 1 na pin /O (!) W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 24

25 rogram MAX CLD - wprowadzenie Architektura Możliwości Narzędzia CAD Ceny & dostępność W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 25

26 MAX - Logic Array Block (LAB) LAB Carry-n Sygnały Sterujące LE1 LE2 LE3 LE4 LE5 Logic Array Block 26 wejść 10 wyjść ołączenia lokalne 0 1 LE6 W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 26 LE7 LE8 LE9 LE10 LAB Carry-out

27 MAX - Element Logiczny (LE) sload sclear aload addnsub Register Chain data1 data2 data3 cin 4-nput LU clock ena aclr Reg Row, Column & Direct Link Routing Local Routing data4 LU Chain Register Chain W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 27

28 Łańcuchy przeniesień (Carry Chains) LAB Carry-n 0 1 A1 B2 A2 B2 A3 B3 A4 B4 A5 B5 LE1 LE2 LE3 LE4 LE5 Sum1 Sum2 Sum3 Sum4 Sum5 LAB Carry-n Carry-n0 Carry-n1 Data1 Data2 ryb Arytmetyki Dynamicznej 0 1 LU A6 Sum6 LE6 B6 A7 Sum7 LE7 B7 A8 Sum8 LE8 B8 Carry- Carry- A9 Sum9 LE9 Out0 Out1 B9 A10 LE10 Sum10 B10 W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 28 LAB Carry-Out LU LU LU Sum

29 Łańcuchy LU i rejestrów Łańcuch LU ów Szybsze realizacje funkcji o wielu wejściach Łańcuch Rejestrów LU nie jest konieczny do budowy rejestru przesuwającego Łańcuchy tworzy się z sąsiednich elementów LE (w tym samym LABie) Rejestry można także tworzyć z bloków pamięci o LE3 o LE3 LE Chain Register Chain W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 29 LE1 LE2 LU LU Reg Reg

30 MAX - Multirack Sieć ołączeń ołączenie wierszowe Bezpośrednie połączenie z sąsiednim blokiem lub pinem /O(we) Bezpośrednie połączenie z sąsiednim blokiem lub z pinem /O (wy) Bezpośrednie połączenie z sąsiednim blokiem lub z pinem /O (wy) Bezpośrednie połączenie z sąsiednim blokiem lub z pinem /O (we) ołączenie kolumnowe LAB ołączenie lokalne ołączenie kolumnowe Optymalizacja powierzchni sieci połączeń W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 30

31 Element /O w układach MAX Output Enable (OE) Linia kolumny lub wiersza Jeden Output Enable na pin in wyjściowy Wyjście sąsiedniego LE (Fast /O ath) Do LEs Do LEs W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 31 t

32 Zasilanie /O Wielo-napięciowy interfejs portów /O do: 3.3-, 2.5-, 1.8- lub 1.5-V poziomów logicznych Standard C 3.3-V dostępny w dwóch największych układach (Bank 3) EM240 & EM570 LVL LVCMOS Bank 2 EM1270 & EM2210 LVL LVCMOS Bank 4 LVL LVCMOS Bank 1 Bank 3 LVL LVCMOS C Bank 1 Bank 2 LVL LVCMOS LVL LVCMOS W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 32

33 Udoskonalenie rozmieszczenia (Fitting) Definicja Systemu rojekt FGA & ASC Schemat CB rojekt CLD (in-locked) FGA FGA? ASC ASC CLD CLD Architektura MAX umożliwia rekompilację z zachowaniem rozmieszczenia wyprowadzeń W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 33

34 Szybkość układów MAX arametr EM240 EM570 EM1270 EM2210 czas Min Max Min Max Min Max Min Max t D ns t D ns t D2 t D1 W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 34

35 rogram MAX CLD - Wprowadzenie Architektura Możliwości Narzędzia CAD Ceny i dostępność W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 35

36 Elastyczny sposób zasilania Wewnętrzny regulator napięcia Akceptuje 3.3-, 2.5- & 1.8-V zasilanie wejść Konwersja wewnętrzna napięcia rdzenia do 1.8-V 1.8 V 2.5 V 3.3 V Zalety zasilania 3.3 V, a parametry (szybkość i moc zużywana ) dla 1.8 V W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 36

37 amięć Flash Użytkownika Możliwości amięć Flash bank bitów na układ nterfejs do magistrali: S, równoległej lub innej niestandardowej Zastosowania Modyfikacja zawartości pamięci, dane i informacje liczbowe Ładowanie pamięci i danych konfiguracyjnych (innych układów) ndustry First! W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 37

38 Realizacja w systemie Quartus nterfejs S Szerokość słowa danych Szeregowe LEs 42 do 97 # inów /O arallel 3 to do do 46 Użytkownika Szeregowe 0 7 do 13 W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 38 4

39 Wewnętrzny oscylator m. cz. Używany wewnątrz głównie do programowania i kasowania S Częstotliwości f = 4.8 MHz MHz są dostępne jako źródło: Zegara ogólnego przeznaczenia dla automatów sterujących procedurą włączania zasilania (power up sequencing) Zegara interfejsu użytkownika pamięci Flash W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 39

40 rogramowanie S w trakcie działania Aktualizacja konfiguracji w czasie działania układu: Redukcja przestoju w celu rekonfiguracji systemu Zmiana natychmiastowa lub w kolejnym cyklu włączenia zasilania rzykłady aplikacji Rekonfiguracja dla potrzeb testowania systemu Realizacje układów diagnostycznych Blok pamięci konfiguracyjnej Flash Matryca logiczna W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 40

41 ranslator JAGa Wykorzystanie instrukcji JAG a układów MAX do programowania układów w innych systemach S iny /O aplikacji translatora JAGa Non-JAG Devices Funkcja użytkownika Logika programowalna iny /O nterfejs zdefiniowany przez użytkownika Automat JAG a nstrukcje JAG a W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 41

42 Możliwości elementów /O w MAX Output Enable (OE) na każdy pin Obsługa standardu LVL, LVCMOS & C Nowe i ulepszone sposoby redukcji szumu: rzerzutnik Schmitt a, Slow Slew, Drive Strength rogramowalne rezystory ull-up odtrzymanie stanu magistrali (Bus Hold) Wyjścia Open-Drain rogramowalne uziemianie pinów Hot-Socketing (wymiana układu pod napięciem ) W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 42

43 rogram MAX CLD - Wprowadzenie Architektura Możliwości Narzędzia CAD Ceny i dostępność W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 43

44 Narzędzia dla MAX : ALERA & EDA Quartus (Altera ) Version 4.2 Mentor Graphics recision 2003C Synplicity Synplify v7.5.1 Wszystkie układy MAX obsługuje system Quartus (wersja web) W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 44

45 Możliwości systemu QUARUS Łatwość użycia Łatwy, intuicyjny interfejs ełny pakiet narzędzi Dostępny interfejs MAX+LUS Wydajność 2x szybsze realizacje z układami MAX Realizacje z układami MAX % szybsze (w porównaniu z MAX+LUS ) Wszechstronność ełny zakres możliwości funkcjonalnych i narzędziowych Wysoka jakość rozwiązań Efektywność Unifikacja Obsługa układów FGA, CLD i ASCs w jednym systemie Elastyczna współpraca z innymi narzędziami EDA Układy MAX w wersji 4.2 W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 45

46 oziomy przetwarzania w Quartus dea VHDL Verilog Schematy Cores Narzędzia innych firm (ModelSim -Altera) rojekt roces kompilacji Synteza Synteza topologiczna Weryfikacja Silicon W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 46

47 MAX zastępują małe ASSs Cena masowa (100K szt.) EM1270F256C5 LX Bit, 33MHz C 32-Bit Local Bus Mieszane funkcje EM Bit, 33-MHz C 32-Bit Local Bus 50% wykorzystania $9.00 $4.50 Niski koszt przy znacznej pojemności W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 47

48 nterfejsy konwersji ranslacja i konwersja sygnałów Zalety MAX : Najniższy koszt na pin Standard zgodny z C Efektywny algorytm rozmieszczania (fitting) Elastyczne zasilanie /O amięć ASS Mikrokontroler FGA W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 48

49 Konfiguracja i nicjalizacja Sterowanie konfiguracją układów FGAs i zarządzanie procesem inicjalizacji ASSs MAX Features: Gotowość i nieulotność Rekonfigurowalność amięć Flash użytkownika ranslator JAG a rogramowanie S w czasie działania amięć FLASH Użytkownika ASS nicjalizacja W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 49

50 Rozszerzenie portów /O Zapewnienie odpowiednich portów /O standardowym produktom Magistrala szeregowa Sterownik silnika Fan Micro- Controller Sterownik silnika Fan amięć FLASH użytkownika ADC ADC ADC Sterownik silnika Fan Monitorowane środowisko W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 50

51 ower-up Sequencing sterowania włączaniem zasilania w systemach wielo-napięciowych 1.8V 2.5V 3.3V CU 1.8V CS CS ASC 3.3V JAG CS ASS 2.5V Magistrala W ELEKRONKA CYFROWA (2) - Krzysztof Jasiński 51