Akwizycja i przetwarzanie danych Sªawomir Grzelak 30 grudnia 2012 Liczba godzin wykªadu: 30 (cz ± 2) Projekt wspóªnansowany ze ±rodków Unii Europejskiej w ramach Europejskiego Funduszu Spoªecznego
Przykªady kart 'Data Acquision' DAC6702 - PCI 2
Schemat blokowy DAC6702 3
Specykacja wyj± analogowych 4
ACQUITEC PCI 5
Schemat blokowy 6
Specykacja wej± /wyj± ˆ up to 4 Input Channels ˆ up to 40 MS/s single channel 20 MS/s dual channel 10 MS/s quad channel ˆ 12 Bit A/D Resolution ˆ Up to 16 MB Local Acquisition Memory (64MB optional) ˆ Analog, Digital, Software Triggering Modes ˆ 1 Hz A/D Sample Clock Resolution from onboard DDS ˆ 2 Output Channels with Arb/Function Generation Modes ˆ 20 MS/s D/A Converter per Channel ˆ 12 Bit D/A Resolution Analog Reconstruction Filtering ˆ Up to 16 MB Local Waveform Memory (64MB optional) ˆ 1 Hz D/A Sample Clock Resolution from onboard DDS ˆ 16 Digital I/Os (Synchronous with Analog I/O) ˆ 2 Counter/Timers Multiple Board Synchronization ˆ PCI Bus-Mastering Transfers at >80 MB/s sustained ˆ Onboard 143 MHz, 32 Bit DSP for Numerical Coprocessing Windows 98/Me/2000/XP, ˆ Linux Compatibility 7
IOtech 6220 ˆ 12 voltage inputs ˆ 16-bit, 100 khz per channel sample rate ˆ ±10 V input range ˆ Eight digital I/O ˆ Simultaneous sampling ˆ BNC connectors ˆ Multiple trigger modes 8
Przykªady zestawienia 9
Schemat blokowy 6220 10
Karty dla ró»nych zastosowa«(ró»ne ukªady wej±ciowe) 11
Schemat blokowy 6222 (termopara) 12
Specykacja wej± 6222 ˆ Input: 12 thermocouple channels; ˆ 3 internal cold-junction com- pensation channels ADC Resolution: 24 bits ˆ Type of ADC: Delta-Sigma Voltage ˆ Measurement Range: ±80 mv ˆ Common-Mode Range Channel-to-COM: ±1.5 V ˆ Common-to-Earth Ground: ±250 V ˆ Common-Mode Rejection Ratio (0 to 60 Hz) Channel-to-COM: 95 db ˆ Common-to-Earth Ground: >170 db ˆ Temperature Measurement Ranges: Works over ranges dened by NIST for J, K, R, S, T, N, E, and B thermocouple types ˆ Cold-Junction Compensation Accuracy 0 to 50 C : 0.6 C (1.1 F) typ, 1.3 C (2.3 F) max -40 to 50 C : 1.7 C (3.1 F) max ˆ Data Rate (fs): 2 S/s ˆ Input Bandwidth (-3 db): 15 Hz ˆ Noise Rejection: 85 db min at 50/60 Hz ˆ Overvoltage Protection: ±30 V between any input and common ˆ Dierential Input Impedance: 20 MOhm ˆ Input Current: 50 na ˆ Input Noise: 1µ Vrms ˆ Gain Error: 0.05% max at 25 C, 0.06% typ at -40 to 50 C, 0.1% max at -40 to 50 C ˆ Oset Error: 15 µv typ, 20 µv max ˆ Gain Error from Source Impedance: 0.05 ppm per Ohm source impedance due to input impedance ˆ Oset Error from Source Impedance: 0.05 µv typ, 0.07 µv max per Ohm source impedance due to input current 13
Poª czenie z komputerem (Ethernet) 14
Karta USB-2404 15
Schemat blokowy USB-2404 16
Specykacja wej± 17
NI USB-6009 18
USB-500 Data Loggers 19
Specykacja USB-500 ˆ Stand-alone, remote data loggers ˆ Measure temperature, humidity, voltage, current, or event/state change ˆ 1 or 2 channels ˆ Low cost, small size ˆ Battery powered 20
Przykªadowe ukªady wej±ciowe w kartach akwizycji Pomiar pr du ªadowania akumulatora (napi cie wspóªbie»ne) Rys. Measurement Computing; Data Acquisition Handbook 21
Przekªadnik pr dowy Rys. Measurement Computing; Data Acquisition Handbook 22
P tla Andersona - eliminuje bª dy spowodowane rezystancj przewodów V out = A 1 V 1 A 2 V 2 V out = I R Rys. Measurement Computing; Data Acquisition Handbook 23
Rezystor do pr du polaryzuj cego wej±cie wzmacniacza Rys. Measurement Computing; Data Acquisition Handbook 24
Wej±cie ró»nicowe - eliminuje zakªócenia Rys. Measurement Computing; Data Acquisition Handbook 25
Systemy NIM Rys. C lin A. Ur; The PCI-NIM Based DAQ System 26
Widok kaset NIM Rys. C lin A. Ur; The PCI-NIM Based DAQ System 27
Kasety NIM Rys. C lin A. Ur; The PCI-NIM Based DAQ System 28
Przetwornik ADC - karta NIM Rys. C lin A. Ur; The PCI-NIM Based DAQ System 29
Ukªad kondycjonuj cy ADC (widok obwodu) Rys. C lin A. Ur; The PCI-NIM Based DAQ System 30
Schemat blokowy karty NIM Rys. C lin A. Ur; The PCI-NIM Based DAQ System 31
CAMAC - karta i kaseta 32
Specykacja przykªadowej karty CAMAC Ortec ˆ Accepts analog input pulses in the range from 0 to +10 V. ˆ The peak amplitude of an input pulse is converted to a digital value by a successive-approximation ADC. ˆ RESOLUTION 16,128 channels (0.625 mv/channel). ˆ CONVERSION TIME 5 µs. ˆ INTEGRAL NONLINEARITY <±0.025% over the top 99% of the dynamic range. ˆ DIFFERENTIAL NONLINEARITY <±1% over the top 99% of the dynamic range. ˆ TEMPERATURE SENSITIVITY 0 to 50 C. Gain <50 ppm/ C. Zero Oset <50 ppm of full scale per C. ˆ ECL LOGIC LEVELS ˆ Nominal dierential ECL logic levels (into 100 W dierential load): left(+) pin right(-) pin logic 0-1.8V -0.9V logic 1-0.9V -1.8V 33
PXI PXI Chassis 34
PCI Express ˆ Serial interconnect at 2.5 Gbits/s ˆ PCI transactions are packetized and then serialized ˆ Low-voltage dierential signaling, point-to-point, 8B/10B encoded ˆ Multiple lanes can be grouped together to form links ˆ x1 (by 1) has bandwidth of 250 MBytes/s/direction ˆ x16 (by 16) has bandwidth of 4 GBytes/s/direction 35
PXI Slots 36
Kompatibilno± PXI i Hybrid 37
Zª cza ró»nych kart 38
Procesory DSP Procesor sygnaªowy (ang. DSP Digital Signal Processor) - procesor ze specjaln architektur i list instrukcji dostosowan do przetwarzania sygnaªów analogowych lub cyfrowych w czasie rzeczywistym i z mo»liwie wysok jako±ci. Ró»nice pomi dzy DSP a standardowym procesorem: ˆ Równolegªe mno»enie z akumulacj wykonywane w pojedynczym cyklu, ˆ Generatory adresu ze specjalnymi trybami, ˆ Wydajny zestaw instrukcji z jedno-cyklowymi równolegªymi operacjami matematycznymi i przesªa«w pami ci oraz sprawn realizacj p tli, ˆ Zintegrowany wewn trzny koprocesor DMA i RAM dla jednoczesnych operacji wykonywanych przez CPU i ukªady we/w 39
Zastosowania DSP 40
Architektury mikroprocesorów 41
Architektura Super Harvard 42
Operacje staªoprzecinkowe - zmiennoprzecinkowe 43
Reprezentacja cyfr 44
Porównanie j zyków opisu programu 45
Przykªadowy procesor DSP - ADSP 2184 46
Cechy ADSP cykl zegarowy 19 ns, ka»da instrukcja wykonywana w pojedynczym cyklu W pojedynczym cyklu wykonuje: ˆ generuje kolejny adres programu i odczytuje nast pny rozkaz ˆ wykonuje jedno lub dwa przesuni cia danych ˆ aktualizuje dwa wska¹niki adresu ˆ wykonuje obliczenia DAG1, DAG2 - dostarczaj adresy do jednoczesnego odczytu dwóch argumentów (z pami ci danych i programu) Pi wewn trznych magistral: ˆ Program Memory Address (PMA) Bus ˆ Program Memory Data (PMD) Bus ˆ Data Memory Address (DMA) Bus ˆ Data Memory Data (DMD) Bus ˆ Result (R) Bus 47
Mapa pami ci ADSP2184 48
Procesor SHARC ADSP21467 High performance 32-bit/40-bit oating-point processor optimized for high performance audio processing, single-instruction, multiple-data (SIMD) computational architecture, 5 Mbits of on-chip RAM, 4 Mbits of on-chip ROM, Up to 450 MHz operating frequency 49
Przetwarzanie sygnaªów w FPGA (DSP48) Xilinx 50
Filtr ze sko«czon odpowiedzi impulsow (podstawowa operacja DSP) 51
Implementacja FIR w FPGA Virtex-4 52
Cyfrowe przetwarzanie sygnaªów Filtr cyfrowy Rys. Walt Kester Analog Devices; Mixed-signal and DSP design techniques 53
Charakterystyka ltru cyfrowego ˆ powtarzalno± parametrów ˆ ªatwo± w przestrajaniu Rys. Walt Kester Analog Devices; Mixed-signal and DSP design techniques 54
Przeksztaªcenie Fouriera, szeregi Fouriera DFT-(Discrete Fourier Transform) sygnaª okresowy x(n) mo»e by rozªo»ony na sum odpowiednio wybranych funkcji sinusoidalnych i kosinusoidalnych (Fourier-1807) Rys. Walt Kester Analog Devices; Mixed-signal and DSP design techniques 55
Korelacja próbek x(n) z funkcjami bazowymi przy u»yciu DFT dla N=8 X(k) = 1 N N 1 n=0 N 1 2πnk j 1 x(n)e N = N n=0 [ x(n) cos 2πnk N j sin 2πnk ] N k = 0,..., N 1 Rys. Walt Kester Analog Devices; Mixed-signal and DSP design techniques 56
Transformata odwrotna IDFT Rekonstruuje próbki w dziedzinie czasu x(n) z widma sygnaªu X(k) x(n) = N 1 k=0 2πnk j X(k)e N N 1 = k=0 [ X(k) cos 2πnk N j sin 2πnk ] N n = 0,..., N 1 57
DFT rzeczywista i zespolona sin(0) = 0i sin(nπ) = 0 Rys. Walt Kester Analog Devices; Mixed-signal and DSP design techniques 58
Symetrie w DFT Rys. Walt Kester Analog Devices; Mixed-signal and DSP design techniques 59
Równania zespolonej DFT i rzeczywistej DFT 60
WN nk 2πnk j = e N 61
Zastosowanie symetrii i okresowo±ci 62
Porównanie DFT i FFT 63
Motylek podstawowy - algorytm Decimation In Time Rys. Walt Kester Analog Devices; Mixed-signal and DSP design techniques 64
Obliczanie 8-punktowej DFT Rys. Walt Kester Analog Devices; Mixed-signal and DSP design techniques 65
8-punktowy FFT Decimation In Time Rys. Walt Kester Analog Devices; Mixed-signal and DSP design techniques 66
Obliczanie DFT Decimation In Frequency Rys. Walt Kester Analog Devices; Mixed-signal and DSP design techniques 67
Algorytm FFT Decimation In Frequency Rys. Walt Kester Analog Devices; Mixed-signal and DSP design techniques 68
Motylek podstawowy przepªyw - algorytm Decimation In Frequency Rys. Walt Kester Analog Devices; Mixed-signal and DSP design techniques 69
FFT sinusoidy (caªkowita liczba okresów w oknie danych) Rys. Walt Kester Analog Devices; Mixed-signal and DSP design techniques 70
FFT sinusoidy (niepeªna liczba okresów w oknie danych) Rys. Walt Kester Analog Devices; Mixed-signal and DSP design techniques 71
Eliminacja znieksztaªce«widma powstaj cych przy niepeªnej liczbie okresów Rys. Walt Kester Analog Devices; Mixed-signal and DSP design techniques 72
Popularne funkcje okna 73
Widmo dla ró»nych funkcji okna dla N=256 Rys. Walt Kester Analog Devices; Mixed-signal and DSP design techniques 74
Cechy ltrów cyfrowych ˆ wysoka dokªadno± ˆ brak dryftu ˆ elastyczno±, mo»liwo± budowy ltrów adaptacyjnych ˆ ªatwo± symulacji ˆ obliczenia musz by wykonane w okresie próbkowania (f s > 2 f a ) ˆ wymagany ADC, DSP, DAC 75
Filtry FIR (nite impulse response)-±rednia krocz ca 4-taps (4 punktowe u±rednianie ) Rys. Walt Kester Analog Devices; Mixed-signal and DSP design techniques 76
Obliczenia dla 4-punktowego ltru moving average 77
Odpowied¹ dla 4-punktowego ltru Rys. Walt Kester Analog Devices; Mixed-signal and DSP design techniques 78
Odpowied¹ dla 11 i 51-punktowego ltru Rys. Walt Kester Analog Devices; Mixed-signal and DSP design techniques 79
Kompresja sygnaªów Standard kompresji video H.264 / MPEG-4 AVC Predykcja mi dzy-obrazowa Rys. Domanski M. i inni, Zaawansowana kompresja cyfrowych sygnaªów wizyjnych standard AVC/H.264 80
Estymacja ruchu Rys. Domanski M. i inni, Zaawansowana kompresja cyfrowych sygnaªów wizyjnych standard AVC/H.264 81
Kodowanie Obraz jest dzielony na makrobloki 16x16 pikseli. Architektura kodera: Rys. E G Richardson; White papers on H.264; www.vcodex.com 82
Schemat blokowy kodera 83
Wektory ruchu i zmienna wielko± makrobloku Rys. E G Richardson; White papers on H.264; www.vcodex.com 84
Obrazy odniesienia Rys. E G Richardson; White papers on H.264; www.vcodex.com 85
Rys. E G Richardson; White papers on H.264; www.vcodex.com 86
` Rys. E G Richardson; White papers on H.264; www.vcodex.com 87
Rys. E G Richardson; White papers on H.264; www.vcodex.com 88
Filtr deblokuj cy w p tli predykcji Rys. E G Richardson; White papers on H.264; www.vcodex.com 89
Poziomy kompresji MPEG-4 90
Efektywno± kompresji 91
Kodowanie sygnaªu Wprost (NRZ - non return to zero) Dwa poziomy sygnaªu (kodowanie proste, trudno±ci w odtworzeniu sygnaªu zegarowego ) Przykªady: RS-232 92
Manchester (zero logiczne - zbocze narastaj ce, jedynka - zbocze opadaj ce) Przykªady: 10-baseT 93
Manchester ró»nicowy (zawsze wyst puje przej±cie w ±rodku bitu, 0-przej±cie, 1- brak przej±cia) 94
NRZI Przykªady: USB 95
AMI (Alternate Mark Inversion) 96
MLT3 (Multi-Level Transmit) 3-poziomy napi cia zmieniane sekwencyjnie przy ka»dej '1' 97