mgr inż. Maciej Rudek opracował: dr inż. Daniel Kopiec
|
|
|
- Karolina Domańska
- 6 lat temu
- Przeglądów:
Transkrypt
1 Programowanie Układów Logicznych kod kursu: ETD623 Pamięć w układach programowalnych W mgr inż. Maciej Rudek opracował: dr inż. Daniel Kopiec
2 Plan wykładu Powtórka wiadomości Pamięć w układach programowalnych Zasada działania, podział pamięci Miara pojemności pamięci Pamięć w układach SPARTAN Synteza a pamięć Core Generator
3 Z poprzedniego wykładu. Przebiegi wyjściowe enkodera obrotowego 2. Multipleksowanie matrycy wyświetlaczy 7-segmentowych 3. Jak będzie wyglądać kod w VHDL w, który w wyniku syntezy pozwoli uzyskać element pamiętający wyzwalany zboczem. 4. Jak będzie wyglądać kod w VHDL u, który w wyniku syntezy pozwoli uzyskać zatrzask wyzwalany poziomem. 5. I inne
4 Ad. Enkoder obrotowy Sygnały wyjściowe z enkodera obrotowego
5 Ad. Enkoder obrotowy ¼ okresu / AB/K S / / / / S / S S / / AB/K gdzie: AB wyjścia enkodera K kierunek działania Stan początkowy automatu jest taki jak bieżące położenie pokrętła 5
6 Ad. 2 Wyświetlacz 7-seg. Multipleksowany - układ z PUL 6
7 Sterowanie katod poszczególnych segmentów Ad. 2 Wyświetlacz 7-seg. multipleksowany Cykl działania wyświetlacza ms 5 ms ¼ cyklu ¼ cyklu ¼ cyklu ¼ cyklu CYFRA CYFRA 2 CYFRA 3 CYFRA 4 7 Sterowanie anod 7 linii odpowiedzialnych za wyświetlenie cyfr
8 Ad.3 Zapisz w VHDL kod, który w wyniku syntezy pozwoli uzyskać element pamiętający wyzwalany zboczem. proces (clk) begin if (clk event and clk = ) then q < = d; end if; end process Aby w wyniku syntezy otrzymać przerzutnik (wyzwalany zboczem), na liście czułości procesu należy umieścić sygnał zegarowy, a w warunku if testować, czy nastąpiło zbocze narastające. 8 Aby powstał element pamiętający (przerzutnik D), należy wykorzystać instrukcję if, ale bez części else. W przypadku kiedy nie jest spełniony warunek występujący po if układ ma pamiętać poprzednią wartość q.
9 Ad.4 Zapisz w VHDL kod, który w wyniku syntezy pozwoli uzyskać zatrzask wyzwalany poziomem. proces (clk, d) begin if (clk = ) then q < = d; end if; end process 9 Aby otrzymać zatrzask (przerzutnik sterowany poziomem), należy dodać do listy czułości sygnał wejściowy i wyrzucić testowanie narastającego zbocza zegara
10 Kwantowanie, próbkowanie Twierdzenie o próbkowaniu: częstotliwość próbkowania (f s ) powinna być dwukrotnie większa niż pasmo przenoszonych częstotliwości (f). Przykład: Sygnał akustyczny o częstotliwości do 2 khz, zgodnie z twierdzeniem Shannona- Kotielnikowa powinien być próbkowany z częstotliwością co najmniej 4 khz. W praktyce częstotliwość próbkowania jest równa 44 khz. Jeśli w sygnale pojawi się częstotliwość 46 khz to po próbkowaniu z fs=44 khz w widmie znajdziemy prążek 2 khz (tzw. alias)-czyli dźwięk słyszalny. W takiej sytuacji konieczne jest zastosowanie tzw. filtrów antyaliasingowych (dolnoprzepustowych).
11 Rozdzielczość w bitach Dobór przetwornika Liczba bitów N Liczba poziomów kwantyzacji Kwant dla napięcie 5V ,5 mv 24 4,8 mv 2 496,2 mv ,3 µv Szybkość próbkowania Parametry wejściowe: - rozdzielczość, - rodzaj kodu - poziomy logiczne, - format danych A Glossary of Analog-to-Digital Specifications and Performance Characteristics
12 2 DAC LTC2624 Quad DAC
13 DAC LTC2624 Quad DAC LTC2624: - ilość bitów N=2, tak więc 2 2 = załóżmy REFx = 3,3V, REFLO = V (GND) U OUT = k 2N REFx k = U OUT REFx 2N 3
14 4 ADC LTC47A-
15 ADC LTC47A- ilość bitów N=4, tak więc 2 4 = 6384 poziomów kwantowania, zakres przetwarzanych napięć ±,25 V (2,5 V), rozdzielczość przetwarzania: R = U IN 2 N 2, 5 V = 6384 = 53 μv Zakres przetwarzania w Spartan 3E Starter Board: k = GAIN U IN, 65V, 25V 892 wzmocnienie układu LTC692 5
16 Pamięci
17 Pamięć podział Pamięć rozproszona distributed Dedykowane bloki Block RAM Różnica w sposobie dostępu do pamięci, zapis/odczyt
18 FPGA od środka cd
19 Jak działa pamięć Dane odczytane 4 Linie adresowe
20 CLB a pamięć Skąd te liczby. pamiętamy? LUT: 8 ROM: 8LUT * 6 bitów = 28 bitów Single-RAM: 4LUT * 6 bitów = 64 bity Dual-RAM: 2LUT * 6 bitów = 32 bity 2
21 Pamięć podział Układy SPARTAN posiadają wewnętrzną, konfigurowalną pamięć SRAM, można ją zastosować jako: jedno lub dwuportową pamięć RAM, jedno lub dwuportową pamięć ROM, CAM (Content-Adressable Memory) pamięć skojarzeniową, kolejkę FIFO. 2 Spartan 3E (XC3S5E) zawiera w swojej strukturze 2 bloków pamięci RAM po 8 Kb każda, co daje w sumie 36 Kb dostępnej pamięci.
22 Pamięć jednostki pojemności Podstawową jednostką pamięci jest: bajt (ang. byte) [B] bajt, inaczej oktet zawiera 8 bitów [b] Do oznaczenia większych ilości bajtów stosuje się przedrostki dziesiętne układu SI, będące wielokrotnościami liczby. [kb] kilobit 3 czyli bity [Mb] magabit 6 czyli 2 bitów [Gb] gigabit 9 czyli 3 bitów W informatyce oraz elektronice do oznaczenia większych ilości bajtów stosuje się przedrostki binarne wg. standardu *IEC 627-2, będące potęgami liczby 2 [Kib] kibibit 2 czyli 24 bity (24 ) [Mib] mebibit 2 2 czyli bitów (24 2 ) [Gib] gibibit 2 3 czyli bitów (24 3 ) 22 * IEC - International Electrotechnical Commission's standard - Międzynarodowa Komisja Elektrotechniczna
23 A po teorii praktyka a więc zaczynamy kb = Kib = 3 b = b 2 b = 24 b kb = KiB = 3 B = B = 8 b 2 B = 24 B = 892 b 23
24 Pamięć rozproszona - distributed Implementacja w CLB (Slice, LUT) Wady: Ograniczenie uniwersalnych zasobów logicznych 24
25 Pamięć organizacja w LUT - pamięć rozproszona (distributed RAM) Tablice LUT w blokach CLB można skonfigurować jako pamięć: ROM, 28 bitów, typ: single, dual port SRAM, 64 bitów, DualPortRAM, 2 6 bit. RAM 6 S LUT Ilość komórek organizacja RAM6 S D WE LUT = WCLK A A OUT A2 A3 25
26 LUT tablica wielu zmiennych - pamięć rozproszona (distributed RAM) zmienne funkcji 6 LUT tabl. wartości OUT 26 6 LUT Za pomocą 2 LUT: 32 x single-port RAM 6 x 2 single-port RAM 6 x dual-port RAM wartości wyjściowe funkcji
27 Top Level: Distributed ROM Top Level: Distributed ROM
28 Pamięć organizacja w LUT - pamięć rozproszona (distributed RAM) Kaskadowe łączenie LUT umożliwia rozszerzanie dostępnej przestrzeni: np. za pomocą 2-LUT można stworzyć: 32 x single-port RAM, 6 x 2 single-port RAM, 6 x dual-port RAM. RAM6 D LUT LUT = RAM32 S D WE WCLK A A A2 A3 A4 O lub RAM6 2S D D WE WCLK A A A2 A3 O O lub D WE WCLK A A A2 A3 DPRA DPRA DPRA2 SPO DPO DPRA3 28
29 ROM przykład implementacji w VHDL - pamięć rozproszona (distributed ROM) ROM 64 x 2S 29
30 ROM przykład implementacji w VHDL - pamięć rozproszona (distributed ROM) W wyniku syntezy utworzona została pamięć ROM 64 x 2 bitów 3
31 Generator sinusa z ROM - próbki w ROM prawie jak DDS B Wartoś Numer próbki w pamięci 3
32 Single-Port and Dual-Port Distributed RAM zapis danej synchronizowany zegarem wymagany jeden cykl zegara, asynchroniczny odczyt - należy zapewnić odpowiedni czas na odczyt danej, dla pamięci typu Dual-Port, zapis i odczyt są niezależne od siebie
33 RAM RAM6XD
34 34 Pamięć organizacja w obrębie CLB - pamięć rozproszona (distributed RAM)
35 Bloki pamięci RAM Pamięci RAM (Random Access Memory) umożliwiają zarówno odczyt jak i zapis informacji w trakcie działania układu, Ilość cykli zapisu i odczytu jest praktycznie nieograniczona, Nadają się do przechowywania wszelkich informacji tymczasowych, podlegających ciągłym modyfikacjom, np. wyników obliczeń cząstkowych, Cechą charakterystyczną pamięci RAM jest ulotność zgromadzonych informacji po odłączeniu zasilania wbudowane matryce pamięci Block RAM lub EAB (Embedded Array Block), ich użycie zmniejsza zapotrzebowanie na komórki logiczne (LUT), niewykorzystane bloki EAB mogą zostać użyte jako pamięć ROM, realizująca złożone układy kombinacyjne
36 Pamięć Block RAM - BRAM-based Dedykowane bloki pamięci RAM, Możliwość tworzenia bloków o różnej pojemności, Krótkie czasy dostępu. 36 Spartan 3E (XC3S5E) zawiera w swojej strukturze 2 bloków pamięci RAM po 8 Kb każda, co daje w sumie 36 Kb dostępnej pamięci.
37 Pamięć Block RAM - organizacja - BRAM-based rozmiar: 6 Kib (2 KiB kibibyte ) organizacja (data width) liczba komórek pamięci k=24 37
38 38 RAM przykład implementacji w VHDL - BRAM-based
39 Pamięć Block RAM - organizacja - BRAM-based, Port Aspect Ratios 39 linie danych bity parzystości szerokość słowa oznaczenie liczba komórek linie danych organizacja linie parzystości Spartan 3E (XC3S5E) zawiera w swojej strukturze 2 bloków pamięci RAM po 8 Kb każda, co daje w sumie 36 Kb dostępnej pamięci. 8 Kb pod warunkiem korzystania z bitów parzystości
40 Dual Port Block RAM operacja transportu z portu do portu zapis odczyt zapis odczyt Port A Spartan-3 Dual-Port Block RAM Port B Block RAM 4 Operacja transferu standardowego dostępu zapis/odczyt Pamięć dwuportowa jednoczesny zapis i odczyt spod/do różnych adresów. Użytkownik decyduje o szerokości i głębokości pamięci Dwa niezależne interfejsy do tej samej pamięci
41 4 Pamięć Block RAM - organizacja - BRAM-based, konfiguracja
42 Dual Port Block RAM Możliwość konfiguracji szerokości magistral każdego z portów, Łatwa konwersja szerokości danych bez dodatkowej logiki 42
43 Content-addressable memory - pamięć skojarzeniowa Dane wejściowe 3 Adres komórki Podajemy wartość danej, a pamięć CAM zwraca adres (lub adresy) pod którymi znajduje się podane dana, W konsekwencji należy przeszukać całą pamięć aby otrzymać adres pod, którym znajduje się podana dana 43
44 Pamięć w układach SPARTAN - dokumentacja XAPP463 Using Block RAM in Spartan-3 Generation FPGAs xilinx: XAPP463 XAPP464 Using Look-Up Tables as Distributed RAM in Spartan-3 Generation FPGAs xilinx : XAPP464 XST User Guide, Section: RAMs and ROMs HDL Coding Techniques xilinx : XST User Guide (PDF) ISE In-Depth Tutorial, Section: Creating a CORE Generator Software Module xilinx : ISE In-Depth Tutorial XAPP5 Parameterizable Content-Addressable Memory xilinx : XAPP5 44
45 Core Generator - ROM, RAM i wiele innych
46 46 Core Generator w praktyce - ROM, RAM
47 Parametry pamięci ilość komórek szerokość słowa (liczba bitów) typ pamięci symbol, wyprowadzenia układu
48 Parametry pamięci Synchronizacja danych przez CLK Synchronizacja danych przez CLK
49 Parametry pamięci wsad wartość domyślna symbol, wyprowadzenia układu
50 Przygotowanie pliku wsadowego
51 Przykładowe pytania. Przerzutnik, zatrzask, element pamiętający struktura 2. Rodzaje pamięci w układach programowalnych (SPARTAN 3) 3. 4 wejściowy LUT ile to pamięci ROM, RAM 4. KiB, Kib, KB, Kb 5. Które elementy układu odpowiadają za pamięć rozproszoną 6. Znaczenie Block RAM 7. Pamięć jedno i dwu portowa, zasada działania 8. Pamięć skojarzeniowa zasada działania 9. Core Generator zastosowania 5
Programowanie Układów Logicznych kod kursu: ETD6203 W dr inż. Daniel Kopiec. Pamięć w układach programowalnych
Programowanie Układów Logicznych kod kursu: ETD623 Pamięć w układach programowalnych W6 6.4.26 dr inż. Daniel Kopiec Plan wykładu Pamięć w układach programowalnych Zasada działania, podział pamięci Miara
Programowanie Układów Logicznych kod kursu: ETD6203. Komunikacja z układami cyfrowymi W dr inż. Daniel Kopiec
Programowanie Układów Logicznych kod kursu: ETD6203 Komunikacja z układami cyfrowymi W5 30.03.2016 dr inż. Daniel Kopiec Plan wykładu 1 2 3 4 5 6 Standard komunikacji RS232 Enkoder obrotowy Wyświetlacz
LABORATORIUM TECHNIKA CYFROWA. Pamięci. Rev.1.35
LABORATORIUM TECHNIKA CYFROWA Pamięci Rev.1.35 1. Cel ćwiczenia Praktyczna weryfikacja wiedzy teoretycznej z projektowania modułów sterowania oraz kontroli pamięci 2. Kolokwium Kolokwium wstępne sprawdzające
Układy FPGA w przykładach, część 2
Układy FPGA w przykładach, część 2 W drugiej części artykułu zajmiemy się omówieniem wyposażenia (po mikrokontrolerowemu : peryferiów) układów FPGA z rodziny Spartan 3, co ułatwi ich wykorzystywanie w
Kierunek Inżynieria Akustyczna, V rok Programowalne Układy Cyfrowe. Platforma sprzętowa. Rajda & Kasperek 2014 Katedra Elektroniki AGH 1
Kierunek Inżynieria Akustyczna, V rok Programowalne Układy Cyfrowe Platforma sprzętowa Rajda & Kasperek 2014 Katedra Elektroniki AGH 1 Program wykładu Architektura układów FPGA Rodzina Xilinx Spartan-6
Systemy Czasu Rzeczywistego FPGA
01. Systemy Czasu Rzeczywistego FPGA 1 Systemy Czasu Rzeczywistego FPGA laboratorium: 05 autor: mgr inż. Mateusz Baran 01. Systemy Czasu Rzeczywistego FPGA 2 1 Spis treści FPGA... 1 1 Spis treści... 2
Laboratorium Asemblerów, WZEW, AGH WFiIS Tester NMOS ów
Pomiar charakterystyk prądowonapięciowych tranzystora NMOS Napisz program w asemblerze kontrolera picoblaze wykorzystujący możliwości płyty testowej ze Spartanem 3AN do zbudowania prostego układu pomiarowego
Programowalne Układy Cyfrowe Laboratorium
Zdjęcie opracowanej na potrzeby prowadzenia laboratorium płytki przedstawiono na Rys.1. i oznaczono na nim najważniejsze elementy: 1) Zasilacz i programator. 2) Układ logiki programowalnej firmy XILINX
Laboratorium przedmiotu Technika Cyfrowa
Laboratorium przedmiotu Technika Cyfrowa ćw.3 i 4: Asynchroniczne i synchroniczne automaty sekwencyjne 1. Implementacja asynchronicznych i synchronicznych maszyn stanu w języku VERILOG: Maszyny stanu w
XC4000: LUT jako ROM Układy Cyfrowe i Systemy Wbudowane 2 Układy FPGA cz. 2 ROM32X1 VHDL inference example ROM 16x2b type
Układy Cyfrowe i Systemy Wbudowane 2 XC4000: LUT jako ROM Układy FPGA cz. 2 dr inż. Jarosław Sugier Jaroslaw.Sugier@pwr.edu.pl W-4/K-9, pok. 227 C-3 FPGA(2) - 1 FPGA(2) - 2 ROM32X1 VHDL inference example
Programowanie Układów Logicznych kod kursu: ETD6203. Szczegóły realizacji projektu indywidualnego W dr inż.
Programowanie Układów Logicznych kod kursu: ETD6203 Szczegóły realizacji projektu indywidualnego W1 24.02.2016 dr inż. Daniel Kopiec Projekt indywidualny TERMIN 1: Zajęcia wstępne, wprowadzenie TERMIN
Układy reprogramowalne i SoC Specjalizowane moduły FPGA
Specjalizowane moduły FPGA Prezentacja jest współfinansowana przez Unię Europejską w ramach Europejskiego Funduszu Społecznego w projekcie pt. Innowacyjna dydaktyka bez ograniczeń - zintegrowany rozwój
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki. ĆWICZENIE Nr 8 (3h) Implementacja pamięci ROM w FPGA
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 8 (3h) Implementacja pamięci ROM w FPGA Instrukcja pomocnicza do laboratorium z przedmiotu Programowalne Struktury
Przetwornik analogowo-cyfrowy
Przetwornik analogowo-cyfrowy Przetwornik analogowo-cyfrowy A/C (ang. A/D analog to digital; lub angielski akronim ADC - od słów: Analog to Digital Converter), to układ służący do zamiany sygnału analogowego
Elektronika i techniki mikroprocesorowe
Elektronika i techniki mikroprocesorowe Technika Mikroprocesorowa Układy peryferyjne, komunikacja z uŝytkownikiem Katedra Energoelektroniki, Napędu Elektrycznego i Robotyki Wydział Elektryczny, ul. Krzywoustego
Plan wykładu. Architektura systemów komputerowych. Cezary Bolek
Architektura systemów komputerowych Poziom układów logicznych. Układy sekwencyjne Cezary Bolek Katedra Informatyki Plan wykładu Układy sekwencyjne Synchroniczność, asynchroniczność Zatrzaski Przerzutniki
Tranzystor JFET i MOSFET zas. działania
Tranzystor JFET i MOSFET zas. działania brak kanału v GS =v t (cutoff ) kanał otwarty brak kanału kanał otwarty kanał zamknięty w.2, p. kanał zamknięty Co było na ostatnim wykładzie? Układy cyfrowe Najczęściej
Komputer IBM PC niezależnie od modelu składa się z: Jednostki centralnej czyli właściwego komputera Monitora Klawiatury
1976 r. Apple PC Personal Computer 1981 r. pierwszy IBM PC Komputer jest wart tyle, ile wart jest człowiek, który go wykorzystuje... Hardware sprzęt Software oprogramowanie Komputer IBM PC niezależnie
Altera Quartus II. Opis niektórych komponentów dostarczanych razem ze środowiskiem. Opracował: mgr inż. Leszek Ciopiński
Altera Quartus II Opis niektórych komponentów dostarczanych razem ze środowiskiem Opracował: mgr inż. Leszek Ciopiński Spis treści Opis wybranych zagadnień obsługi środowiska Altera Quartus II:...1 Magistrale:...
Modelowanie liczników w języku Verilog i ich implementacja w strukturze FPGA
Modelowanie liczników w języku Verilog i ich implementacja w strukturze FPGA Licznik binarny Licznik binarny jest najprostszym i najpojemniejszym licznikiem. Kod 4 bitowego synchronicznego licznika binarnego
Systemy Czasu Rzeczywistego FPGA
01. Systemy Czasu Rzeczywistego FPGA 1 Systemy Czasu Rzeczywistego FPGA laboratorium: 04 autor: mgr inż. Mateusz Baran 01. Systemy Czasu Rzeczywistego FPGA 2 1 Spis treści FPGA... 1 1 Spis treści... 2
Programowalne układy logiczne
Programowalne układy logiczne Układy synchroniczne Szymon Acedański Marcin Peczarski Instytut Informatyki Uniwersytetu Warszawskiego 26 października 2015 Co to jest układ sekwencyjny? W układzie sekwencyjnym,
Technika Mikroprocesorowa
Technika Mikroprocesorowa Dariusz Makowski Katedra Mikroelektroniki i Technik Informatycznych tel. 631 2648 dmakow@dmcs.pl http://neo.dmcs.p.lodz.pl/tm 1 System mikroprocesorowy? (1) Magistrala adresowa
Badanie właściwości wysokorozdzielczych przetworników analogowo-cyfrowych w systemie programowalnym FPGA. Autor: Daniel Słowik
Badanie właściwości wysokorozdzielczych przetworników analogowo-cyfrowych w systemie programowalnym FPGA Autor: Daniel Słowik Promotor: Dr inż. Daniel Kopiec Wrocław 016 Plan prezentacji Założenia i cel
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki. ĆWICZENIE Nr 8 (3h) Implementacja pamięci RAM w FPGA.
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 8 (3h) Implementacja pamięci RAM w FPGA. Instrukcja pomocnicza do laboratorium z przedmiotu Synteza układów cyfrowych
Szczegółowy opis przedmiotu zamówienia. Część 1 - Laboratoryjny zestaw prototypowy
Załącznik nr 6 do SIWZ Szczegółowy opis przedmiotu zamówienia Ilość: 3 sztuki (kpl.) CPV 38434000-6 analizatory Część 1 - Laboratoryjny zestaw prototypowy Parametry urządzenia: Zintegrowany oscyloskop:
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki. ĆWICZENIE Nr 4 (3h) Przerzutniki, zatrzaski i rejestry w VHDL
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 4 (3h) Przerzutniki, zatrzaski i rejestry w VHDL Instrukcja pomocnicza do laboratorium z przedmiotu Synteza układów
Opis przedmiotu zamówienia
Opis przedmiotu zamówienia Stanowiska do badań algorytmów sterowania interfejsów energoelektronicznych zasobników energii bazujących na układach programowalnych FPGA. Stanowiska laboratoryjne mają służyć
Zastosowania mikrokontrolerów w przemyśle
Zastosowania mikrokontrolerów w przemyśle Cezary MAJ Katedra Mikroelektroniki i Technik Informatycznych Współpraca z pamięciami zewnętrznymi Interfejs równoległy (szyna adresowa i danych) Multipleksowanie
Programowalne układy logiczne
Programowalne układy logiczne Worek różności jak dobrać się do gotowców w Spartanach? Szymon Acedański Marcin Peczarski Instytut Informatyki Uniwersytetu Warszawskiego 12 kwietnia 2011 Spis treści Wbudowane
ZL10PLD. Moduł dippld z układem XC3S200
ZL10PLD Moduł dippld z układem XC3S200 Moduły dippld opracowano z myślą o ułatwieniu powszechnego stosowania układów FPGA z rodziny Spartan 3 przez konstruktorów, którzy nie mogą lub nie chcą inwestować
Architektura komputerów
Architektura komputerów Wykład 12 Jan Kazimirski 1 Magistrale systemowe 2 Magistrale Magistrala medium łączące dwa lub więcej urządzeń Sygnał przesyłany magistralą może być odbierany przez wiele urządzeń
Temat: Pamięci. Programowalne struktury logiczne.
Temat: Pamięci. Programowalne struktury logiczne. 1. Pamięci są układami służącymi do przechowywania informacji w postaci ciągu słów bitowych. Wykonuje się jako układy o bardzo dużym stopniu scalenia w
ZASTOSOWANIA UKŁADÓW FPGA W ALGORYTMACH WYLICZENIOWYCH APPLICATIONS OF FPGAS IN ENUMERATION ALGORITHMS
inż. Michał HALEŃSKI Wojskowy Instytut Techniczny Uzbrojenia ZASTOSOWANIA UKŁADÓW FPGA W ALGORYTMACH WYLICZENIOWYCH Streszczenie: W artykule przedstawiono budowę oraz zasadę działania układów FPGA oraz
Architektura komputerów
Architektura komputerów Tydzień 9 Pamięć operacyjna Właściwości pamięci Położenie Pojemność Jednostka transferu Sposób dostępu Wydajność Rodzaj fizyczny Własności fizyczne Organizacja Położenie pamięci
Wydział Elektryczny. Katedra Automatyki i Elektroniki. Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: PROGRAMOWALNE STRUKTURY LOGICZNE
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: PROGRAMOWALNE STRUKTURY LOGICZNE ES1C420 300 Ćwiczenie Nr 8 KONFIGUROWALNE
LABORATORIUM UKŁADÓW PROGRAMOWALNYCH
LABORATORIUM UKŁADÓW PROGRAMOWALNYCH Wydział Elektroniki Mikrosystemów i Fotoniki Politechnika Wrocławska Prowadzący: dr inż. Daniel Kopiec email: daniel.kopiec@pwr.edu.pl Konfiguracja układu DCM Digital
Programowanie mikrokontrolerów. 8 listopada 2007
Programowanie mikrokontrolerów Marcin Engel Marcin Peczarski 8 listopada 2007 Alfanumeryczny wyświetlacz LCD umożliwia wyświetlanie znaków ze zbioru będącego rozszerzeniem ASCII posiada zintegrowany sterownik
Opis przedmiotu zamówienia CZĘŚĆ 1
Opis przedmiotu zamówienia CZĘŚĆ 1 Stanowiska do badań algorytmów sterowania interfejsów energoelektronicznych zasobników energii bazujących na układach programowalnych FPGA. Stanowiska laboratoryjne mają
Szczegółowy Opis Przedmiotu Zamówienia: Zestaw do badania cyfrowych układów logicznych
ZP/UR/46/203 Zał. nr a do siwz Szczegółowy Opis Przedmiotu Zamówienia: Zestaw do badania cyfrowych układów logicznych Przedmiot zamówienia obejmuje następujące elementy: L.p. Nazwa Ilość. Zestawienie komputera
Sprawdzian wiadomości z jednostki szkoleniowej M3.JM1.JS3 Użytkowanie kart dźwiękowych, głośników i mikrofonów
Sprawdzian wiadomości z jednostki szkoleniowej M3.JM1.JS3 Użytkowanie kart dźwiękowych, głośników i mikrofonów 1. Przekształcenie sygnału analogowego na postać cyfrową określamy mianem: a. digitalizacji
Programowalne Układy Logiczne. Wykład I dr inż. Paweł Russek
Programowalne Układy Logiczne Wykład I dr inż. Paweł Russek Literatura www.actel.com www.altera.com www.xilinx.com www.latticesemi.com Field Programmable Gate Arrays J.V. Oldfield, R.C. Dorf Field Programable
mgr inż. Maciej Rudek opracował: dr inż. Daniel Kopiec
Programowanie Układów Logicznych kod kursu: ETD6203 Analiza czasowa W8 17.04.2019 mgr inż. Maciej Rudek opracował: dr inż. Daniel Kopiec Plan wykładu Zależności czasowe w układach programowalnych Pojęcia
napięcie-częstotliwość
Przetwornik napięcie-częstotliwość Czytnik TLD Fizyka Medyczna, studia II stopnia, Dozymetria i elektronika w medycynie 1 Czytnik TLD RA 94 2 Czytnik TLD RA 94 FOT PIF ZWN PLT PTW Fotopowielacz Przetwornik
PAMIĘCI. Część 1. Przygotował: Ryszard Kijanka
PAMIĘCI Część 1 Przygotował: Ryszard Kijanka WSTĘP Pamięci półprzewodnikowe są jednym z kluczowych elementów systemów cyfrowych. Służą do przechowywania informacji w postaci cyfrowej. Liczba informacji,
Układ sterowania, magistrale i organizacja pamięci. Dariusz Chaberski
Układ sterowania, magistrale i organizacja pamięci Dariusz Chaberski Jednostka centralna szyna sygnałow sterowania sygnały sterujące układ sterowania sygnały stanu wewnętrzna szyna danych układ wykonawczy
Struktura i funkcjonowanie komputera pamięć komputerowa, hierarchia pamięci pamięć podręczna. System operacyjny. Zarządzanie procesami
Rok akademicki 2015/2016, Wykład nr 6 2/21 Plan wykładu nr 6 Informatyka 1 Politechnika Białostocka - Wydział Elektryczny Elektrotechnika, semestr II, studia niestacjonarne I stopnia Rok akademicki 2015/2016
KAmodRPiADCDAC. Moduł przetwornika A/C i C/A dla komputerów RaspberryPi i RaspberryPi+
Moduł przetwornika A/C i C/A dla komputerów RaspberryPi i RaspberryPi+ jest ekspanderem funkcjonalnym dla komputerów RaspberryPi oraz Raspberry Pi+ zapewniającym możliwość konwersji A/C i C/A z rozdzielczością
O sygnałach cyfrowych
O sygnałach cyfrowych Informacja Informacja - wielkość abstrakcyjna, która moŝe być: przechowywana w pewnych obiektach przesyłana pomiędzy pewnymi obiektami przetwarzana w pewnych obiektach stosowana do
Wstęp do Techniki Cyfrowej... Synchroniczne układy sekwencyjne
Wstęp do Techniki Cyfrowej... Synchroniczne układy sekwencyjne Schemat ogólny X Y Układ kombinacyjny S Z Pamięć Zegar Działanie układu Zmiany wartości wektora S możliwe tylko w dyskretnych chwilach czasowych
Programowalne układy logiczne
Programowalne układy logiczne Przerzutniki Szymon Acedański Marcin Peczarski Instytut Informatyki Uniwersytetu Warszawskiego 20 maja 2013 Przerzutnik synchroniczny Układ synchroniczny wyzwalany ustalonym
Zaliczenie Termin zaliczenia: Sala IE 415 Termin poprawkowy: > (informacja na stronie:
Zaliczenie Termin zaliczenia: 14.06.2007 Sala IE 415 Termin poprawkowy: >18.06.2007 (informacja na stronie: http://neo.dmcs.p.lodz.pl/tm/index.html) 1 Współpraca procesora z urządzeniami peryferyjnymi
dr inż. Jarosław Forenc
Informatyka 1 Politechnika Białostocka - Wydział Elektryczny Elektrotechnika, semestr II, studia stacjonarne I stopnia Rok akademicki 2012/2013 Wykład nr 6 (03.04.2013) Rok akademicki 2012/2013, Wykład
dr inż. Jarosław Forenc Dotyczy jednostek operacyjnych i ich połączeń stanowiących realizację specyfikacji typu architektury
Rok akademicki 2012/2013, Wykład nr 6 2/43 Plan wykładu nr 6 Informatyka 1 Politechnika Białostocka - Wydział Elektryczny Elektrotechnika, semestr II, studia stacjonarne I stopnia Rok akademicki 2012/2013
HC541 8-bitowy bufor jednokierunkowy HC245 8-bitowy bufor dwukierunkowy HC244 dwa 4-bitowe bufory jednokierunkowe
Bufory (BUFFER) Bufory stosuje się po to by: - zwiększyć obciążalność magistrali - chronić układ wysokiej skali integracji - sterować przepływem danych HC541 8-bitowy bufor jednokierunkowy HC245 8-bitowy
Parametryzacja przetworników analogowocyfrowych
Parametryzacja przetworników analogowocyfrowych wersja: 05.2015 1. Cel ćwiczenia Celem ćwiczenia jest zaprezentowanie istoty działania przetworników analogowo-cyfrowych (ADC analog-to-digital converter),
Specyfika projektowania Mariusz Rawski
CAD Specyfika projektowania Mariusz Rawski rawski@tele.pw.edu.pl http://rawski.zpt.tele.pw.edu.pl/ System cyfrowy pierwsze skojarzenie Urządzenia wprowadzania danych: klawiatury czytniki urządzenia przetwarzania
Ochrona własności intelektualnej projektów w układach FPGA poprzez szyfrowanie danych konfiguracyjnych
Ochrona własności intelektualnej projektów w układach FPGA poprzez szyfrowanie danych konfiguracyjnych (Na przykładzie projektowania układów sterujacych) Grzegorz Łabiak i Marek Węgrzyn Instytut Informatyki
PAMIĘĆ RAM. Rysunek 1. Blokowy schemat pamięci
PAMIĘĆ RAM Pamięć służy do przechowania bitów. Do pamięci musi istnieć możliwość wpisania i odczytania danych. Bity, które są przechowywane pamięci pogrupowane są na komórki, z których każda przechowuje
Moduł wejść/wyjść VersaPoint
Analogowy wyjściowy napięciowo-prądowy o rozdzielczości 16 bitów 1 kanałowy Moduł obsługuje wyjście analogowe sygnały napięciowe lub prądowe. Moduł pracuje z rozdzielczością 16 bitów. Parametry techniczne
Układy reprogramowalne i SoC Implementacja w układach FPGA
Układy reprogramowalne i SoC Implementacja w układach FPGA Prezentacja jest współfinansowana przez Unię Europejską w ramach Europejskiego Funduszu Społecznego w projekcie pt. Innowacyjna dydaktyka bez
Spis treści. 1. Cyfrowy zapis i synteza dźwięku Schemat blokowy i zadania karty dźwiękowej UTK. Karty dźwiękowe. 1
Spis treści 1. Cyfrowy zapis i synteza dźwięku... 2 2. Schemat blokowy i zadania karty dźwiękowej... 4 UTK. Karty dźwiękowe. 1 1. Cyfrowy zapis i synteza dźwięku Proces kodowania informacji analogowej,
IC200UDR002 ASTOR GE INTELLIGENT PLATFORMS - VERSAMAX NANO/MICRO
IC200UDR002 8 wejść dyskretnych 24 VDC, logika dodatnia/ujemna. Licznik impulsów wysokiej częstotliwości. 6 wyjść przekaźnikowych 2.0 A. Port: RS232. Zasilanie: 24 VDC. Sterownik VersaMax Micro UDR002
Wyświetlacz alfanumeryczny LCD zbudowany na sterowniku HD44780
Dane techniczne : Wyświetlacz alfanumeryczny LCD zbudowany na sterowniku HD44780 a) wielkość bufora znaków (DD RAM): 80 znaków (80 bajtów) b) możliwość sterowania (czyli podawania kodów znaków) za pomocą
Komputerowe systemy pomiarowe. Podstawowe elementy sprzętowe elektronicznych układów pomiarowych
Komputerowe systemy pomiarowe Dr Zbigniew Kozioł - wykład Mgr Mariusz Woźny laboratorium Wykład III Podstawowe elementy sprzętowe elektronicznych układów pomiarowych 1 - Linearyzatory, wzmacniacze, wzmacniacze
mgr inż. Maciej Rudek opracował: dr inż. Daniel Kopiec
Programowanie Układów Logicznych kod kursu: ETD6203 Analiza układów sekwencyjnych W3 7.03.2018 mgr inż. Maciej Rudek opracował: dr inż. Daniel Kopiec Zmiany w terminach Plan wykładu 1 2 3 4 5 6 Ciekawostki
Siła (w) pamięci on-chip Implementacje pamięci w układach Cyclone IV firmy Altera
PODZESPOŁY Siła (w) pamięci on-chip Implementacje pamięci w układach Cyclone IV firmy Altera Dodatkowe materiały na CD i FTP Jedną ze sztandarowych cech współczesnych układów FPGA jest możliwość implementacji
Pamięci półprzewodnikowe na podstawie książki: Nowoczesne pamięci
Pamięci półprzewodnikowe na podstawie książki: Nowoczesne pamięci półprzewodnikowe, Betty Prince, WNT 16.12.2017 Półprzewodnikowe pamięci statyczne Pamięci statyczne - SRAM przechowywanie informacji w
System pamięci. Pamięć podręczna
System pamięci Pamięć podręczna Technologia Static RAM (SRAM) Ułamki nanosekund, $500-$1000 za GB (2012r) Dynamic RAM (DRAM) 50ns 70ns, $10 $20 za GB Pamięci Flash 5000-50000 ns, $0.75 - $1 Dyski magnetyczne
Pamięci półprzewodnikowe
Pamięci półprzewodnikowe na podstawie książki: Nowoczesne pamięci półprzewodnikowe, Betty Prince, WNT Ptc 2014/2015 15.1.2015 Półprzewodnikowe pamięci statyczne Pamięci statyczne - SRAM przechowywanie
1. Podstawowe wiadomości...9. 2. Możliwości sprzętowe... 17. 3. Połączenia elektryczne... 25. 4. Elementy funkcjonalne programów...
Spis treści 3 1. Podstawowe wiadomości...9 1.1. Sterowniki podstawowe wiadomości...10 1.2. Do czego służy LOGO!?...12 1.3. Czym wyróżnia się LOGO!?...12 1.4. Pierwszy program w 5 minut...13 Oświetlenie
Przetworniki analogowo-cyfrowe (A/C)
Przetworniki analogowo-cyfrowe (A/C) Przetworniki analogowo-cyfrowe to urządzenia, przetwarzające ciągły analogowy sygnał wejściowy jedno wejście na odpowiadający mu dyskretny cyfrowy sygnał wyjściowy
Enkoder magnetyczny AS5040.
Enkoder magnetyczny AS5040. Edgar Ostrowski Jan Kędzierski www.konar.ict.pwr.wroc.pl Wrocław, 28.01.2007 1 Spis treści 1 Wstęp... 3 2 Opis wyjść... 4 3 Tryby pracy... 4 3.1 Tryb wyjść kwadraturowych...
Szkolenia specjalistyczne
Szkolenia specjalistyczne AGENDA Język VHDL w implementacji układów cyfrowych w FPGA/CPLD poziom podstawowy GRYFTEC Embedded Systems ul. Niedziałkowskiego 24 71-410 Szczecin info@gryftec.com Szczecin 2014
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 10 (3h) Implementacja interfejsu SPI w strukturze programowalnej Instrukcja pomocnicza do laboratorium z przedmiotu
Systemy Czasu Rzeczywistego FPGA
01. Systemy Czasu Rzeczywistego FPGA 1 Systemy Czasu Rzeczywistego FPGA laboratorium: 06 autor: mgr inż. Mateusz Baran 01. Systemy Czasu Rzeczywistego FPGA 2 1 Spis treści FPGA... 1 1 Spis treści... 2
CZ1. Optymalizacja funkcji przełączających
CZ1. Optymalizacja funkcji przełączających 1. Proszę opisać słownie metodę i dokonać optymalizacji łącznej następujących funkcji (najmłodszy bit wejścia proszę oznaczyć A) : F1=SUM m(1,3,5,7,9,13,15) F2=SUM
Systemy Czasu Rzeczywistego FPGA
01. Systemy Czasu Rzeczywistego FPGA 1 Systemy Czasu Rzeczywistego FPGA laboratorium: 03 autor: mgr inż. Mateusz Baran 01. Systemy Czasu Rzeczywistego FPGA 2 1 Spis treści FPGA... 1 1 Spis treści... 2
Metody optymalizacji soft-procesorów NIOS
POLITECHNIKA WARSZAWSKA Wydział Elektroniki i Technik Informacyjnych Instytut Telekomunikacji Zakład Podstaw Telekomunikacji Kamil Krawczyk Metody optymalizacji soft-procesorów NIOS Warszawa, 27.01.2011
Podstawy elektroniki cyfrowej dla Inżynierii Nanostruktur. Piotr Fita
Podstawy elektroniki cyfrowej dla Inżynierii Nanostruktur Piotr Fita Elektronika cyfrowa i analogowa Układy analogowe - przetwarzanie sygnałów, których wartości zmieniają się w sposób ciągły w pewnym zakresie
Ćwiczenie 01 - Strona nr 1 ĆWICZENIE 01
ĆWICZENIE 01 Ćwiczenie 01 - Strona nr 1 Polecenie: Bez użycia narzędzi elektronicznych oraz informatycznych, wykonaj konwersje liczb z jednego systemu liczbowego (BIN, OCT, DEC, HEX) do drugiego systemu
Podstawy działania układów cyfrowych...2 Systemy liczbowe...2 Kodowanie informacji...3 Informacja cyfrowa...4 Bramki logiczne...
Podstawy działania układów cyfrowych...2 Systemy liczbowe...2 Kodowanie informacji...3 Informacja cyfrowa...4 Bramki logiczne...4 Podział układów logicznych...6 Cyfrowe układy funkcjonalne...8 Rejestry...8
2. Architektura mikrokontrolerów PIC16F8x... 13
Spis treści 3 Spis treœci 1. Informacje wstępne... 9 2. Architektura mikrokontrolerów PIC16F8x... 13 2.1. Budowa wewnętrzna mikrokontrolerów PIC16F8x... 14 2.2. Napięcie zasilania... 17 2.3. Generator
1. ISE WebPack i VHDL Xilinx ISE Design Suite 10.1 VHDL Tworzenie projektu Project Navigator Xilinx ISE Design Suite 10.1 File
1. ISE WebPack i VHDL Celem ćwiczenia jest szybkie zaznajomienie się ze środowiskiem projektowym Xilinx ISE Design Suite 10.1 oraz językiem opisu sprzętu VHDL. Tworzenie projektu Uruchom program Project
Pamięci półprzewodnikowe w oparciu o książkę : Nowoczesne pamięci. Ptc 2013/2014 13.12.2013
Pamięci półprzewodnikowe w oparciu o książkę : Nowoczesne pamięci półprzewodnikowe, Betty Prince, WNT Ptc 2013/2014 13.12.2013 Pamięci statyczne i dynamiczne Pamięci statyczne SRAM przechowywanie informacji
FPGA, CPLD, SPLD. Synteza systemów reprogramowalnych 1/27. dr inż. Mariusz Kapruziak mkapruziak@wi.ps.pl pok. 107, tel. 449 55 44
Synteza systemów reprogramowalnych /27 dr inż. Mariusz Kapruziak mkapruziak@wi.ps.pl pok. 07, tel. 449 55 44 FPGA, CPLD, SPLD 945 950 955 960 965 970 975 980 985 990 995 2000 0 D CLK update v cur Q Q 0
Programowalne układy logiczne
Programowalne układy logiczne Sygnały zegarowe Szymon Acedański Marcin Peczarski Instytut Informatyki Uniwersytetu Warszawskiego 8 kwietnia 2013 Problem synchronizacji Projektujemy układy synchroniczne
Samba OPLC SM35-J-R20
Karta katalogowa Samba OPLC SM35-J-R20 Unitronics SM35-J-R20 posiada wbudowane następujące wejścia/wyjścia: 12 wejść cyfrowych, które mogą zostać przekształcone w: o 1 szybkie wejście licznikowe/enkoderowe
Projektowanie z użyciem bloków funkcjonalnych w układach programowalnych firmy Xilinx
Projektowanie z użyciem bloków funkcjonalnych w układach programowalnych firmy Xilinx CEL ĆWICZENIA Celem ćwiczenia jest utrwalenie wiedzy dotyczącej budowy, działania i własności programowalnych układów
Podstawy Informatyki Układ sterujący
- wersja szyta - wersja mikroprogramowana Podstawy Informatyki alina.momot@polsl.pl http://zti.polsl.pl/amomot/pi - wersja szyta - wersja mikroprogramowana Plan wykładu 1 Maszyna W Lista rozkazów maszyny
System mikroprocesorowy i peryferia. Dariusz Chaberski
System mikroprocesorowy i peryferia Dariusz Chaberski System mikroprocesorowy mikroprocesor pamięć kontroler przerwań układy wejścia wyjścia kontroler DMA 2 Pamięć rodzaje (podział ze względu na sposób
RODZAJE PAMIĘCI RAM. Cz. 1
RODZAJE PAMIĘCI RAM Cz. 1 1 1) PAMIĘĆ DIP DIP (ang. Dual In-line Package), czasami nazywany DIL - w elektronice rodzaj obudowy elementów elektronicznych, głównie układów scalonych o małej i średniej skali
Karta katalogowa JAZZ OPLC JZ20-R31
Karta katalogowa JAZZ OPLC JZ20-R31 W tym dokumencie znajduje się specyfikacja Unitronics Jazz Micro-OPLC JZ20-R31. Dodatkowe informacje znajdują się na płycie instalacyjnej CD Unitronics i w bibliotece
Elementy cyfrowe i układy logiczne
Elementy cyfrowe i układy logiczne Wykład 5 Legenda Procedura projektowania Podział układów VLSI 2 1 Procedura projektowania Specyfikacja Napisz, jeśli jeszcze nie istnieje, specyfikację układu. Opracowanie
Podstawowe elementy układów cyfrowych układy sekwencyjne Rafał Walkowiak Wersja
Podstawowe elementy układów cyfrowych układy sekwencyjne Rafał Walkowiak Wersja 0.1 29.10.2013 Przypomnienie - podział układów cyfrowych Układy kombinacyjne pozbawione właściwości pamiętania stanów, realizujące
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki ĆWICZENIE Nr 7 (2h) Obsługa urządzenia peryferyjnego z użyciem pamięci w VHDL. Instrukcja do zajęć laboratoryjnych z przedmiotu
Wykorzystanie układów FPGA w implementacji systemów bezpieczeństwa sieciowego typu Firewall
Grzegorz Sułkowski, Maciej Twardy, Kazimierz Wiatr Wykorzystanie układów FPGA w implementacji systemów bezpieczeństwa sieciowego typu Firewall Plan prezentacji 1. Architektura Firewall a załoŝenia 2. Punktu
3.2. Zegar/kalendarz z pamięcią statyczną RAM 256 x 8
3.2. Zegar/kalendarz z pamięcią statyczną RAM 256 x 8 Układ PCF 8583 jest pobierającą małą moc, 2048 bitową statyczną pamięcią CMOS RAM o organizacji 256 x 8 bitów. Adresy i dane są przesyłane szeregowo
Lista tematów na kolokwium z wykładu z Techniki Cyfrowej w roku ak. 2013/2014
Lista tematów na kolokwium z wykładu z Techniki Cyfrowej w roku ak. 2013/2014 Temat 1. Algebra Boole a i bramki 1). Podać przykład dowolnego prawa lub tożsamości, które jest spełnione w algebrze Boole
Podstawy Informatyki JA-L i Pamięci
Podstawy Informatyki alina.momot@polsl.pl http://zti.polsl.pl/amomot/pi Plan wykładu 1 Operator elementarny Proste układy z akumulatorem Realizacja dodawania Realizacja JAL dla pojedynczego bitu 2 Parametry