SYSTEMY CZASU RZECZYWISTEGO (SCR)

Transkrypt

1 Plitechnika Gdańska Wydział Elektrtechniki i Autmatyki Katedra Inżynierii Systemów Sterwania SYSTEMY CZASU RZECZYWISTEGO (SCR) Temat: Symulacja w czasie rzeczywistym w śrdwisku Simulink Desktp Real-Time Matlab/Simulink: etap symulacja w pętli sprzętwej HILS (ang. Hardware-In-the- Lp Simulatin). Ćwiczenie Labratryjne nr 5 Opracwanie: Rutkwski Tmasz, dr inż. Gdańsk 2016

2 Wprwadzenie Każde stanwisk znajdujące się w labratrium E200 wypsażne jest w: - sterwnik PLC SIEMENS SIMATIC S CPU 1214C z mdułem wyjścia analgweg SB 1232 AQ, - kmputer PC z: prgramwaniem narzędziwym TIA Prtal V14, umżliwiającym knfigurację, prgramwanie raz uruchamianie sterwnika PLC S7-1200, prgramwaniem Matlab/Simulink z przybrnikiem Simulink Desktp Real-Time, umżliwiającym, w tym przypadku, budwę i uruchamianie mdeli symulacyjnych w czasie rzeczywistym w śrdwisku Windws, kartą akwizycji danych Advantech PCI-1711, umżliwiającą dprwadzenie/wyprwadzenie sygnałów analgwych raz dyskretnych d/z mdelu symulacyjneg, zbudwaneg np. w śrdwisku Matlab/Simulink z zastswaniem przybrnika Simulink Desktp Real-Time, - panel przyłączeniwy Advantech PLCD-9710 ( interfejs przyłączeniwy karty PCI-1711), - dwie pary przewdów łączeniwych, za pmcą których mżna zrealizwać analgwe płączenie pmiędzy sterwnikiem PLC S a mdelem symulacyjnym biektu w śrdwisku Matlab/Simulink pprzez kartę akwizycji danych Advantech PCI-1711 i panel przyłączeniwy Advantech PLCD Pwyższa infrastruktura umżliwia przeprwadzenie symulacji w tzw. pętli sprzętwej HILS (ang. Hardware In the Lp Simulatin), której ideę przedstawin dpwiedni na Rysunkach 1 i 2. Wartść zadana z zadajnik wartści zadanej (ptencjmetr) x(t), 0V 10V Wejścia Analgwe (mduł CPU 1214C) Sterwnik PLC S algrytm sterwania (np. dyskretny PID) Wyjście Analgwe (mduł SB 1232AQ) Sygnał analgwy: y m (t) 0V 10V Sygnał analgwy: u(t) 0V 10V Wyjścia Analgwe (karta PCI mduł PLCD-8710 ) Kmputer PC + Matlab/Simulink Simulink Desktp Real-Time + Mdel biektu Wejścia Analgwe (karta PCI mduł PLCD-8710 ) Rys. 1. Idea symulacji w pętli sprzętwej HILS - schemat gólny 2

3 Wartść zadana z zadajnik wartści zadanej (ptencjmetr w budwie PLC) x(t) we a PLC S (CPU 1214C+SB 1232 AQ) + Regulatr PID Obiekt e(t) we a wy p wy a u(t) we p y m (t) z(t) y(t) Matlab/Simulink z Simulink Desktp Real-Time (PC + PCI-1711) Rys. 2. Idea symulacji w pętli sprzętwej HILS - schemat szczegółwy x(t) wielkść zadana; y(t) wielkść regulwana; y m (t) wielkść regulwana zmierzna; e(t) uchyb sterwania (uchyb regulacji): x(t)-y m (t); u(t) wielkść sterująca (wielkść wejściwa regulująca); z(t) wielkść zakłócająca (wielkść wejściwa zakłócająca); we a, wy a wejścia/wyjścia analgwe sterwnika PLC S7-1200; we p, wy p wejścia/wyjścia analgwe karty PCI-1711 Zadanie 1 HILS: knfiguracja części wirtualnej: mdel symulacyjny biektu sterwania Celem zadania jest przygtwanie śrdwiska symulacyjneg czasu rzeczywisteg w Matlab/Simulink, tak aby przeprwadzić symulację wirtualneg biektu sterwania w czasie rzeczywistym. W zadaniu należy zmdyfikwać plik prjektu w Matlab/Simulink, z mdelem symulacyjnym układu sterwania pzimem wdy w zbirniku, który zstał zbudwany w ramach Zadania 4 realizwaneg na Labratrium 2. Należy teg dknać w sześciu następujących krkach: 1. usunąć blk regulatra PID, zadajnik wartści zadanej raz blk realizujący wyznaczanie uchybu sterwania e(t), 2. uwzględnić fakt, że wartść zadana pzimu cieczy w zbirniku x(t) będzie ustawiana bezpśredni za pmcą ptencjmetru zamntwaneg na budwie sterwnika PLC i pdłączneg d jeg dpwiednieg wejścia analgweg, 3. w dpwiednim miejscu symulwaneg układu umieścić blk Analg Input umżliwiający dczytanie sygnału sterująceg u(t), wyrażneg w pstaci napięcia, który wystawiany jest na dpwiednim wyjściu analgwym sterwnika PLC, 4. w dpwiednim miejscu umieścić blk Analg Output umżliwiający przesłanie w pstaci analgweg sygnału napięciweg, infrmacji aktualnej wartści zmiennej regulwanej y m (t) na dpwiednie wejście analgwe sterwnika PLC, 5. należy uwzględnić ptrzebę przesyłania infrmacji wartściach zmiennych prceswych kanałami analgwymi (z/d mdelu wirtualneg) z wykrzystaniem ich pełneg zakresu tzn. 0-10V, 6. w dpwiednich miejscach mdelu symulacyjneg umieścić blki Display i Scpe umżliwiające pdgląd wartści pszczególnych zmiennych w trakcie symulacji w czasie rzeczywistym. 3

4 Wskazówki: przykładwą strukturę pliku symulacyjneg dla Matlaba/Simulinka przedstawin na Rysunku 3, knfigurację blków Analg Input i Analg Output, wraz z ich wyprwadzeniami d panelu przyłączeniweg przedstawin dpwiedni na Rysunkach 4 i 5, dpwiednie skalwanie pszczególnych zmiennych prceswych mżna przeprwadzić z wykrzystaniem dpwiednich frmuł zapisanych w blkach Gain, pwinny ne umżliwić: a. zamianę wartści zmiennych wyrażnych w jednstkach inżynierskich V, na zmienne wyrażne w jednstkach prceswych m 3 /s (skalwanie wejścia Rysunek 3) b. raz zamianę wartści zmiennych wyrażnych w jednstkach prceswych m na zmienne wyrażne w jednstkach inżynierskich V (skalwanie wyjścia Rysunek 3), przyjąć dpwiednie parametry symulacji (typ slvera, krk prcedury numerycznej, itp.), przy czym czas symulacji ustawić jak nieskńczny inf. W sprawzdaniu należy: a) przedstawić i uzasadnić pstać dpwiednich frmuł skalujących sygnały wejściwe i wyjściwe z Matlaba/Simulinka, b) uzasadnić wybrany krk prcedury numerycznej. Rys. 3. Przykładwa struktura pliku symulacyjneg dla Matlaba/Simulinka d Zadania 1 4

5 Panel przyłączeniwy ączeniwy Matlab/Simulink Wyróżnina nina para przewdów dprwadzna jest d zaznaczneg kanału wejścia wej analgweg AI1 z wyjścia cia analgweg sterwnika S S7 (z prawej strny budwy sterwnika) Rys. 4. Knfiguracja kanału wejścia wej cia analgweg Analg Input Panel przyłączeniwy ączeniwy Matlab/Simulink Wyróżnina nina para przewdów wyprwadzna jest z zaznaczneg kanału wyjścia w analgweg DO0 d wejścia ścia analgweg sterwnika S S7 (z lewej strny budwy sterwnika) Rys. 5.. Knfiguracja kanału wyjścia wyj cia analgweg Analg Output 5

6 Zadanie 2 HILS knfiguracja części rzeczywistej: sterwnik PLC S Celem zadania jest przygtwanie sterwnika prgramwalneg PLC S tak by w czasie rzeczywistym realizwał funkcje regulatra PID w testwanym układzie sterwania (Rysunki 1 i 2). W zadaniu za pmcą śrdwiska narzędziweg TIA Prtal V14 należy, wgrać i uruchmić w sterwniku PLC S7-1200, znajdującym się na stanwisku labratryjnym, dpwiedni sknfigurwany prjekt z prgramem dyskretneg pzycyjneg regulatraa PID napisaneg w języku SCL, który zstał udstępniny na strnie internetwej przedmitu w pstaci archiwum ZIP (Prject_SCR_LAB_05_arch_V14.zip). Wskazówki: pdstawwe infrmacje sterwnikach prgramwalnych i sterwniku PLC S przedstawin w ramach wykładów 07 i 08, bardziej szczegółwy pis sterwniku PLC S mżna znaleźć w pdręczniku użytkwnika S7-1200_easy_bk_PL_wyd_2012_4.pdf, pniżej przedstawin syntetyczny pis przydatnych w trakcie realizacji zajęć labratryjnych pcji śrdwiska TIA Prtal V14: uruchmienie TIA Prtal V14: kliknąć dwukrtnie na iknę znajdującą się na pulpicie lub uruchmić śrdwisk pprzez menu Start - > Prgramy -> Siemens Autmatin ->TIA Prtal V14, identyfikacja sterwnika w lkalnej sieci: na pdstawie fizyczneg adresu interfejsu sieciweg sterwnika (nadruk na budwie sterwnika) zidentyfikwać sterwnik na stanwisku labratryjnym (pdłączny d sieci labratryjnej) i w razie ptrzeby zmdyfikwać przypisany mu adres IP (slajdy z wykładu 08), każdemu z wykrzystanych w trakcie zajęć labratryjnych sterwników PLC S7-1200, należy przypisać dpwiednie adresy IP zgdnie z infrmacjami zawartymi w dkumenciee E200_2016.pdf, twarcie utwrzneg prjektu: mżliwe jest p pwrcie d pdglądu Prtal view, slajd 22 z wykładu 08 knfiguracja interfejsu sieciweg sterwnika w pliku prjektu: slajd 23 z wykładu 08 kmpilacja knfiguracji sprzętwej i prgramu użytkwnika: slajd 35 z wykładu 08 wgranie knfiguracji i prgramu użytkwnika d sterwnika i przejście w tryb RUN sterwnika: slajdy z wykładu 08 należy zwrócić uwagę by skmpilwany prjekt knfigurację sprzętwą i prgram użytkwnika wgrać d dpwiednieg sterwnika przejście aplikacji TIA Prtal w tryb n-line: d trybu pdglądu n-line działania sterwnika, mżna przejść pprzez wybranie sterwnika z kna Prject Tree > Devices i naciśnięciu przycisku G nline na głównej (górnej) listwie narzędziwej menu głównym prgramu (Rysunek 6), pdgląd i mdyfikacja wartści zdefiniwanych zmiennych w trybie n-line: w knie Prject Tree > Devices w pzycji Watch and frce table należy wybrać zdefiniwaną tablice pdglądu Watch table_1, pdgląd zmiennych w trybie n-line jest mżliwy p naciśnięciu przycisku Mnitr all w tabeli pdglądu, aby wymusić wartść zmiennej w trybie n-line należy wprwadzić nwa wartść zmiennej w klumnie Mdify value, następnie zaznaczyć tąą zmienna w klumnie z symblem, następnie nacisnąć przycisk Mdify all selected values nce and nw, a wartść w klumnie Mnitr value pwinna zstać zaktualizwana (Rysunek 7), 6

7 zatrzymanie/uruchmienie sterwnika: zatrzymanie sterwnika (tryb STOP) nastąpi p przyciśnięciu ikny w menu głównym (górnym) prgramu (Rysunek 8), analgicznie sterwnik mżna uruchmić (tryb RUN) p przyciśnięciu ikny (Rysunek 8). Rys. 6. Przejście aplikacji TIA Prtal w tryb n-line Rys. 7. Pdgląd i mdyfikacja wartści zdefiniwanych zmiennych w trybie n-line z pzimu aplikacji TIA Prtal Rys. 8. Zatrzymanie/uruchmienie sterwnika z pzimu aplikacji TIA Prtal 7

8 Zadanie 3 HILS symulacja w pętli sprzętwej Celem zadania jest uruchmienie symulacji w pętli sprzętwej HILS wykrzystujące elementy sknfigurwane wcześniej w ramach Zadania 1 ( wirtualny biekt ) i Zadania 2 ( rzeczywista platfrma sterwania cyfrweg sterwnik S ). 1) Uruchmić symulację w pętli sprzętwej HILS: mdel symulacyjny biektu zaimplementwany w śrdwisku czasu rzeczywisteg Matlab/Simulink Simulink Desktp Real-Time (Zadanie 1), dyskretny regulatr PID, pracujący na jednstkach inżynierskich, zaimplementwany w sterwniku S (Zadanie 2). 2) Na pdstawie dświadczeń z pprzednich zajęć labratryjnych przetestwać działanie układu w zależnści d parametrów dyskretneg regulatra PID, przy czym szczególną uwagę należy zwrócić na wartści parametru Cycling time blku (w którym w języku SCL zaimplementwan kd dyskretneg prgramu regulatra PID). Uwaga: Każdrazwa zmiana wartści teg parametru wymaga pnwnej kmpilacji prgramu i wgrania g d sterwnika (Zadanie 2). 3) Dknać mdyfikacji kdu regulatra tak by pracwał n na zmiennych prceswych, w związku z czym należy rzbudwać kd regulatra w języku SCL, funkcje skalwania wejść (z jednstek inżynierskich na prceswe) raz wyjść (z jednstek prceswych na inżynierskie). Uwaga: Mdyfikacja kdu regulatra w SCL wymaga pnwnej kmpilacji prgramu i wgrania g d sterwnika (Zadanie 2). 4) Pnwnie przetestwać działanie układu w zależnści d parametrów dyskretneg regulatra PID. 5) Przedyskutwać uzyskane w trakcie symulacji w pętli sprzętwej wyniki. Wskazówki: spsób płączenia (dpwiednimi przewdami) wirtualneg prcesu i rzeczywisteg sterwnika przedstawin na Rysunkach 4 i 5 raz na slajdach wykładu 08, kd dyskretneg regulatra PID zaimplementwaneg w języku SCL przedstawin i mówin w ramach wykładów 07 i 08, zmiany wartści parametru Cycling time wybraneg blku OB mżna dknać wybierając g z listy Prgram blcks w knie Prject Tree > Devices (Rysunek 9), następnie klikając prawym przyciskiem myszki z menu kntekstweg należy wybrać pcję Prperties i w knie właściwści blku dknać mdyfikacji wartści parametru Cycling time (Rysunek 10), bardziej szczegółw kncepcja prgramwania w języku SCL sterwników PLC S zstała pisana w rzdziale 6 pdręcznika użytkwnika (dkument S7-1200_easy_bk_PL_wyd_2012_4.pdf). 8

9 W sprawzdaniu należy: a) przedstawić zmdyfikwany kd regulatra PID w języku SCL: pracujący na przeskalwanych zmiennych prceswych, z zaimplementwanym mechanizmem anti-windup, b) dpwiedzieć na pytanie: jaki jest związek pmiędzy parametrem Cycling time blku OB[30], w którym zaimplementwan w języku SCL kd dyskretneg prgramu regulatra PID, a parametrem Ts związanym z kresem próbkwania regulatra PID, c) uzasadnij dbór wartści parametru parametrem Cycling time względem długści krku prcedury numerycznej Matlaba/Simulinka (Zadanie 1). Rys. 9. Wybór blku OB[30] Rys. 10. Zmiana wartści parametru Cycling time wybraneg blku OB 9