Architektura Systemów Komputerowych. Architektura potokowa Klasyfikacja architektur równoległych

Transkrypt

1 Archiekura Sysemów Kompuerowych Archiekura pookowa Klasyfikacja archiekur równoległych 1

2 Archiekura pookowa Sekwencyjne wykonanie programu w mikroprocesorze o archiekurze von Neumanna Insr.1 Φ1 Insr.1 Φ2 Insr.1 Φ3 Insr.1 Φ4 Insr.2 Φ1 Insr.2 Φ2 Insr.2 Φ3 Wykonanie programu w mikroprocesorze o archiekurze pookowej Insr.1 Φ1 Insr.1 Φ2 Insr.1 Φ3 Insr.1 Φ4 Insr.2 Φ1 Insr.2 Φ2 Insr.3 Φ1 Insr.2 Φ3 Insr.3 Φ2 Insr.2 Φ4 Insr.3 Φ3 Insr.3 Φ4 Insr.4 Φ1 Insr.4 Φ2 Insr.4 Φ3 Insr.4 Φ4 2

3 Archiekura pookowa Cechy archiekury pookowej: Podział wykonania insrukcji na eapy Jednoczesne wykonanie różnych eapów kilku insrukcji Przewarzane dane organizowane są w zw. pook (dane i rozkazy przepływają przez mikroprocesor) Konieczne jes zapamięanie pośrednich wyników przewarzania i związany z ym narzu sprzęu 3

4 Archiekura pookowa Mikroprocesory o archiekurze pookowej posiadają zazwyczaj uproszczoną lisę insrukcji i wykonują operacje ALU jedynie na wewnęrznych rejesrach roboczych Zwane są mikroprocesorami RISC (ang: Reduced Insrucion Se Compuer) w odróżnieniu od mikroprocesorów zgodnych z archiekurą von Neumanna, zwanych CISC 4

5 Fazy insrukcji w archiekurze pookowej Wszyskie insrukcje są dzielone na ę samą liczbę faz, np: IF pobranie kodu insrukcji z pamięci ID dekodowanie insrukcji EX wykonanie insrukcji MEM dosęp do pamięci WB zapisanie wyniku do bufora Jeśli wykonanie danej insrukcji wymaga mniejszej liczby faz, wsawiane są fazy bezczynne. 5

6 Konflik zasobów W przypadku, gdy dwie insrukcje odwołują się do ych samych zasobów kompuera, wysępuje zw. konflik zasobów. Insrukcja 1 Insrukcja 2 Insrukcja 3 Insrukcja 4 6

7 Konflik zasobów - rozwiązanie problemu W akich syuacjach rozwiązaniem jes wsrzymanie kolejki insrukcji. Insrukcja 1 Insrukcja 2 Insrukcja 3 Insrukcja 4 Wsrzymanie kolejki 7

8 Konflik zasobów inne rozwiązanie problemu W procesorze inegruje się zw. pamięć podręczną (ang. cache). Kod insrukcji jes jednocześnie pobierany do rejesru IR oraz do pamięci Cache. Podczas kolejnego pobrania insrukcji z ego samego adresu, np. w pęli, kod jes pobierany z wewnęrznej pamięci Cache. Daje o możliwość jednoczesnego dosępu do danych w pamięci operacyjnej. Ze względu na ograniczoną pojemność pamięci Cache wcześniej zapisane insrukcje są usuwane i zasępowane osanio pobranymi. 8

9 Konflik danych W przypadku, gdy argumeny danej insrukcji są wynikiem wykonania poprzedniej, nie są jeszcze dosępne. ADD A, B, C SUB D, C, E ADD D, C, A 9

10 Konflik danych - forwarding ADD A, B, C SUB D, C, E ADD D, C, A 10

11 Konflik serowania W przypadku skoku warunkowego nie wiadomo z góry kóre insrukcje są wykonywane jako nasępne. JMP ET1 Insr. war. 1 Insr. war. 2 IF ID??? IF???? Insrukcje wykonywane warunkowo ET1: Insr. 11

12 Konflik serowania - opóźnienie skoku Pewna liczba insrukcji po insrukcji skoku jes wykonywana niezależnie od wykonania skoku. JMP ET1 Insr. war. 1 Insr. war. 2 Insrukcje wykonywane bezwarunkowo ET1: Insr. 12

13 Archiekury sprzęowe Archiekura sprzęowa ypu Harvard (harwardzaka) Pamięć programu Mikroprocesor Pamięć danych Rozdzielone przesrzenie adresowe programu i danych Fizyczne rozdzielenie magisral pamięci programu i danych 13

14 Archiekury równoległe Klasyfikacja archiekur sysemów kompuerowych wg Flynna ze względu na zrównoleglenie operacji w jednym cyklu zegara: SISD pojedyncza insrukcja, pojedyncza dana SIMD pojedyncza insrukcja, wiele danych MISD wiele insrukcji, pojedyncza dana (nie sosowana) MIMD wiele insrukcji, wiele danych 14

15 Archiekury równoległe Procesory macierzowe Macierze jednosek przewarzających dane (SIMD), zwane procesorami wekorowymi. 15

16 Archiekury równoległe Sysemy wieloprocesorowe Kompuery zawierające więcej niż jeden mikroprocesor Procesory w akim sysemie mają podobne możliwości przewarzania danych Procesory pracują pod konrolą wielozadaniowego sysemu operacyjnego Komunikacja między procesorami odbywa się przez wspólną pamięć operacyjną (ang: shared memory) lub przesyłanie komunikaów 16

17 Archiekury równoległe Sysemy wielokompuerowe Kompuery połączone w sieć wspólnie realizujące wybrane zadanie obliczeniowe. 17

18 Archiekury równoległe Sieci neuronowe Sieć jednakowych, prosych procesorów neuronów, połączonych za pomocą zw. połączeń synapycznych o regulowanej sile połączenia (wagi). Cechy: Silne zrównoleglenie przewarzania danych Uczenie zamias programowania sosowane w zadaniach rozpoznawania wzorów 18

19 Archiekury równoległe Sieci neuronowe percepron wielowarswowy Y 1... Y P warswa wyjściowa f/l f/l Y i w y i0 y w ij H 1 H M -1 warswa ukrya h w j0 f f f f H j h w jk -1 warswa wejściowa x k x 1... x N-1 x N 19