4 Literatura. c Dr inż. Ignacy Pardyka (Inf.UJK) ASK SP.01 Rok akad. 2011/ / 27
|
|
- Daria Czyż
- 8 lat temu
- Przeglądów:
Transkrypt
1 ARCHITEKTURA SYSTEÓW KOPUTEROWYCH strktry procesorów ASK SP. c Dr inż. Ignacy Pardyka UNIWERSYTET JANA KOCHANOWSKIEGO w Kielcach Rok akad. 2/22 Założenia konstrkcyjne Układ pobierania instrkcji Układ przygotowania argmentów, skoki, pamięć danych 2 Założenia konstrkcyjne Bdowa 3 Koncepcje poprawy fnkcjonalnej Optymalizacja strktry Literatra c Dr inż. Ignacy Pardyka (Inf.UJK) ASK SP. Rok akad. 2/22 / 27 c Dr inż. Ignacy Pardyka (Inf.UJK) ASK SP. Rok akad. 2/22 2 / 27 Założenia konstrkcyjne Założenia konstrkcyjne Założenia konstrkcyjne IPS: formaty instrkcji prosty model programowy realizacja w postaci kład sekwencyjnego jednokrotna zmiana stan po zakończeni instrkcji wykonywanie instrkcji przez kład kombinacyjny przykład: IPS (proszczony) architektra Harvard pamięć program: RO pamięć danych: RA adresowanie bajtowe format rejestrowy R: op rs rt rd shamt fnc format ze stałą natychmiastową (immediate) I: op rs rt offset c Dr inż. Ignacy Pardyka (Inf.UJK) ASK SP. Rok akad. 2/22 3 / 27 c Dr inż. Ignacy Pardyka (Inf.UJK) ASK SP. Rok akad. 2/22 / 27
2 Układ pobierania instrkcji Układ pobierania instrkcji Układ przygotowania argmentów Układ przygotowania argmentów c Dr inż. Ignacy Pardyka (Inf.UJK) ASK SP. Rok akad. 2/22 5 / 27 c Dr inż. Ignacy Pardyka (Inf.UJK) ASK SP. Rok akad. 2/22 6 / 27, skoki, pamięć danych, skoki, pamięć danych i smator skoków Pamięć danych wykonje operacje na argmentach wejściowych kod operacji: sygnały z jednostki sterjącej po zdekodowani instrkcji operacje arytmetyczne operacje logiczne obliczanie adres odwołania do pamięci (tryby adresowe!) np. sma zawartości rejestr bazowego i przemieszczenia sprawdzanie warnk (porównanie argmentów) smator skoków generje potencjalny adres docelowy skok warnkowego adres = inc + offset zapis do pamięci instrkcja SW (store word) adres operand wyznacza zawartość rejestr wskazanego w pol rt instrkcji zapisywana do pamięci pod wskazany adres Store => WrD (32 bity) odczyt z pamięci instrkcja LW (load word) adres operand wyznacza dana odcztana z pamięci spod wskazanego adres zapisywana do rejestr wskazanego w pol rt instrkcji kład zapis do rejestr rezltat lb odczytanej danej z pamięci nmer rejestr docelowego w pol rd lb rt instrkcji rezltat z (przez mltiplekser) kierowany do wskazanego rejestr Reslt => Wr (32 bity) c Dr inż. Ignacy Pardyka (Inf.UJK) ASK SP. Rok akad. 2/22 7 / 27 c Dr inż. Ignacy Pardyka (Inf.UJK) ASK SP. Rok akad. 2/22 8 / 27
3 , skoki, pamięć danych, skoki, pamięć danych pod wpływem zbocza zegarowego zapis do wartości net zapis do rejestr docelowego wynik operacji w lb danej odczytanej z pamięci zapis danej odczytanej z rejestr (wskazanego w pol rt) do pamięci danych po zbocz zegara pobieranie następnej instrkcji spod adres wskazanego przez c Dr inż. Ignacy Pardyka (Inf.UJK) ASK SP. Rok akad. 2/22 9 / 27 c Dr inż. Ignacy Pardyka (Inf.UJK) ASK SP. Rok akad. 2/22 / 27 Schemat fnkcjonalny procesora Sterowanie pracą procesora address Instrction [3 ] Instrction Instrction [25 2] Instrction [2 6] Instrction [5 ] RegDst Instrction [5 ] Reg 2 2 Registers 6 Sign 32 etend Src control reslt reslt Src em ress em emtoreg address Instrction [3 ] Instrction Instrction [25 ] Jmp address [3 ] [3 28] Instrction [3 26] Instrction [25 2] Instrction [2 6] Instrction [5 ] Control RegDst Jmp Branch em emtoreg Op em Src Reg 2 Registers 2 reslt reslt ress Instrction [5 ] Op Instrction [5 ] 6 32 Sign etend control Instrction [5 ] c Dr inż. Ignacy Pardyka (Inf.UJK) ASK SP. Rok akad. 2/22 / 27 c Dr inż. Ignacy Pardyka (Inf.UJK) ASK SP. Rok akad. 2/22 2 / 27
4 problemy: okres zegara msi być wystarcząjąco dłgi dla realizacji instrkcji wymagających dostęp do pamięci odrębne pamięci danych i instrkcji powiększają koszt (dawniej było to b. istotne) nadmiarowość kosztownych bloków jednostki wykonawczej niska wydajność rozwiązanie nie stosowane w praktyce rozwiązania: procesor wielocyklowy architektry potokowe architektry sperskalarne jednostki wielordzeniowe Założenia konstrkcyjne Układ pobierania instrkcji Układ przygotowania argmentów, skoki, pamięć danych 2 Założenia konstrkcyjne Bdowa 3 Koncepcje poprawy fnkcjonalnej Optymalizacja strktry Literatra c Dr inż. Ignacy Pardyka (Inf.UJK) ASK SP. Rok akad. 2/22 3 / 27 c Dr inż. Ignacy Pardyka (Inf.UJK) ASK SP. Rok akad. 2/22 / 27 Założenia konstrkcyjne Bdowa Założenia konstrkcyjne Bdowa niwersalne bloki fnkcjonalne w cykl rozkazowym stosowane do realizacji różnych mikrooperacji instrkcje realizowane etapami (fazy) w każdej fazie blok wykonje jedną czynność liczba faz zależna od złożoności instrkcji czasy wykonania instrkcji zróżnicowane sterowanie: złożony atomat synchroniczny wzrost złożoności strktralnej (więcej mltiplekserów) wspólna pamięć program i danych (architektra Princeton) wielokrotne wykorzystanie do inkrementacji do wykonywania operacji arytmetycznych i logicznych do obliczania adres docelowego skok rejestr IR ładowany kopią instrkcji z pamięci (faza pobrania) model programowy typ CISC argmenty w pamięci lb w rejestrach wynik zapisywany do rejestrów lb do pamięci instrkcje o różnych dłgościach pamięć na zewnątrz procesora pamięć połączona z procesorem za pomocą magistrali (szyny) magistrala adresowa (address bs) magistrala danych ( bs) magistrala sterjąca (control bs) wewnątrz procesora: jednostka sterjąca zestaw rejestrów jednostka interfejs magistrali c Dr inż. Ignacy Pardyka (Inf.UJK) ASK SP. Rok akad. 2/22 5 / 27 c Dr inż. Ignacy Pardyka (Inf.UJK) ASK SP. Rok akad. 2/22 6 / 27
5 w poszczególnych fazach pracje tylko część bloków fnkcjonalnych procesora pobranie instrkcji interfejs magistrali dekodowanie instrkcji jednostka sterjąca pobranie argmentów rejestry lb interfejs szyny wykonanie operacji zapis wynik rejestry lb interfejs szyny przez większość czas większość bloków fnkcjonalnych pozostaje bezczynna Koncepcje poprawy fnkcjonalnej Założenia konstrkcyjne Układ pobierania instrkcji Układ przygotowania argmentów, skoki, pamięć danych 2 Założenia konstrkcyjne Bdowa 3 Koncepcje poprawy fnkcjonalnej Optymalizacja strktry Literatra c Dr inż. Ignacy Pardyka (Inf.UJK) ASK SP. Rok akad. 2/22 7 / 27 c Dr inż. Ignacy Pardyka (Inf.UJK) ASK SP. Rok akad. 2/22 8 / 27 Koncepcje poprawy fnkcjonalnej Dodatkowe ścieżki danych Optymalizacja strktry Koncepcje poprawy fnkcjonalnej Optymalizacja pobierania instrkcji Optymalizacja strktry pojedyncza ścieżka danych wymaga min. 6 faz: pobranie instrkcji jedna fazy dekodowanie instrkcji jedna faza pobranie argmentów dwie fazy wykonanie operacji jedna faza zapis wynik jedna faza zwiększając liczbę ścieżek można zmniejszyć liczbę faz np. przez połączenie bezpośrednie rejestrów z w trakcie realizacji fazy dekodowania interfejs szyny jest bezczynny w tym czasie można go zaangażować do pobierania następnej instrkcji pobieranie instrkcji z wyprzedzeniem (prefetch) przez jednostkę interfejs szyny dodatkowy rejestr (scan) dodatkowy rejestr instrkcji pobieranej na zapas scan inkrementowany po pobrani instrkcji jednostka sterjąca pobiera następną instrkcję z rejestr prefetch nie wymaga w tym cel odrębnej fazy zegara w przypadk instrkcji skok zapisany w adres następnej instrkcji jest różny od zawartości scan konieczne jest więc kopiowanie do scan konieczna jest faza pobrania instrkcji implementacja np. w C68 (979 r.) c Dr inż. Ignacy Pardyka (Inf.UJK) ASK SP. Rok akad. 2/22 9 / 27 c Dr inż. Ignacy Pardyka (Inf.UJK) ASK SP. Rok akad. 2/22 2 / 27
6 Koncepcje poprawy fnkcjonalnej Optymalizacja pobierania instrkcji Kolejka instrkcji Optymalizacja strktry Kolejka instrkcji Opóźnienia skoków Koncepcje poprawy fnkcjonalnej Optymalizacja strktry instrkcje CISC mają różną dłgość interfejs magistrali może być bezczynny podczas kolejnych faz: pobierania argmentów, wykonywania operacji, zapis wynik w tym czasie można go zaangażować do pobierania kolejnych instrkcji pobierane instrkcje zapisywane są w bforze FIFO dodatkowy rejestr (scan) dodatkowy bfor FIFO (kolejka) instrkcji pobieranych na zapas scan inkrementowany po pobrani instrkcji jednostka sterjąca pobiera kolejne instrkcje z czoła kolejki w przypadk instrkcji skok zapisany w adres następnej instrkcji jest różny od adres instrkcji z czoła kolejki konieczne jest więc kopiowanie do scan nieważnienia się więc cała kolejka rozkazów niezbędna faza pobrania instrkcji implementacja np. w C68, Intel 886, 8286, i386 c Dr inż. Ignacy Pardyka (Inf.UJK) ASK SP. Rok akad. 2/22 2 / 27 instrkcje skok (przekazania sterowania) wykonją się dłżej od instrkcji nie modyfikjących opóźnienie skok (branch penalty) spowodowane jest koniecznością nieważnienia kolejki i dodatkowej fazy pobrania następnej instrkcji z pamięci skoki stanowią 7 % instrkcji w programach obniżenie wydajności metody redkcji opóźnienia skok ograniczanie liczby skoków w programie wykrywania krótkich pętli (procesory 68k) bfor cykliczny c Dr inż. Ignacy Pardyka (Inf.UJK) ASK SP. Rok akad. 2/22 22 / 27 Koncepcje poprawy fnkcjonalnej potokowy procesor jednocyklowy Procesor potokowy etapy potok Koncepcje poprawy fnkcjonalnej każdy kład pracje przez różny czas (propagacja sygnał z wejścia na wyjście) po jednokrotnej zmianie stan wyjścia każdego kład strktry procesora pozostają stałe do czas zakończenia instrkcji przez pozostały czas do końca cykl instrkcji kład nie pracje (tylko podtrzymje stan) do trzymania stalonych wartości można żyć rejestrów w procesorze wydziela się podzespoły o zbliżonych czasach propagacji sygnałów, np. i dostęp do pamięci instrkcji zestaw rejestrów i kład rozszerzania danej i smator skoków dostęp do pamięci danych kład zapis wynik w miejscach linii cięcia wprowadza się rejestry złożone z przerztników D rejestry potokowe IF: Instrction fetch ress Instrction Instrction ID: Instrction decode/ file read 2 Registers 6 2 Sign etend 32 EX: Eecte/ address calclation reslt reslt E: emory access ress WB: back c Dr inż. Ignacy Pardyka (Inf.UJK) ASK SP. Rok akad. 2/22 23 / 27 c Dr inż. Ignacy Pardyka (Inf.UJK) ASK SP. Rok akad. 2/22 2 / 27
7 Koncepcje poprawy fnkcjonalnej Koncepcje poprawy fnkcjonalnej Procesor potokowy praca procesora w cykl rozkazowym Procesor potokowy rejestry potokowe typowe etapy: IF, ID/OF, EX, E, WB po zmianie pobierana jest instrkcja i zapamiętywany jest stan wszystkich sygnałów w rejestrze potokowym po każdym etapie stan sygnałów zapisywany jest w rejestrze potokowym danego etap po zapamiętani stan bloki fnkcjonalne mogą być wykorzystane do przetwarzania następnej instrkcji, która będzie na tym etapie realizacji realizacja pojedynczej instrkcji w 5 cyklach zegara w każdym cykl procesor rozpoczyna nową instrkcję w każdym cykl procesor kończy kolejną instrkcję maksymalna wydajność: jedna instrkcja na cykl zegarowy ress Instrction IF/ID ID/EX EX/E E/WB Instrction 2 Registers 6 2 Sign etend 32 reslt reslt ress c Dr inż. Ignacy Pardyka (Inf.UJK) ASK SP. Rok akad. 2/22 25 / 27 c Dr inż. Ignacy Pardyka (Inf.UJK) ASK SP. Rok akad. 2/22 26 / 27 Literatra Literatra A. S. Tanenbam, Strktralna organizacja systemów kompterowych, Helion, 26. J. Biernat, Architektra kompterów, OWPW, 25. D. Patterson, J. Hennessy, Compter organization and design, Elsevier 25. G. azr, Architektra systemów kompterowych, R. Hyde, Profesjonalne programowanie, Helion, 25. R. Hyde, Asembler. Sztka programowania, Helion, /Patterson Figre 6.2 c Dr inż. Ignacy Pardyka (Inf.UJK) ASK SP. Rok akad. 2/22 27 / 27
4 Literatura. c Dr inż. Ignacy Pardyka (Inf.UJK) ASK SP.02 Rok akad. 2011/ / 35
ARCHITEKTURA SYSTEÓW KOPUTEROWYCH strktry procesorów ASK SP.2 c Dr inż. Ignacy Pardyka UNIWERSYTET JANA KOCHANOWSKIEGO w Kielcach Rok akad. 2/22 Procesor IPS R3 Potokowe wykonywanie instrkcji Konflikty
Bardziej szczegółowoArchitektura Systemów Komputerowych
Architektura Systemów Komputerowych Wykład 6: Budowa jednostki centralnej - CPU Dr inż. Marek Mika Państwowa Wyższa Szkoła Zawodowa im. Jana Amosa Komeńskiego W Lesznie Plan Procesor jednocyklowy Procesor
Bardziej szczegółowoProsty procesor dla framgentu listy rozkazów MIPSa
p. /33 Prosty procesor dla framgent listy rozkazów IPSa (rysnki pochodza z ksiażki Hennessy ego i Pattersona) p. 2/33 Wstęp Naszym celem będzie zaprojektowanie prostego procesora realizjacego fragment
Bardziej szczegółowoArchitektura typu Single-Cycle
Architektura typu Single-Cycle...czyli budujemy pierwszą maszynę parową Przepływ danych W układach sekwencyjnych przepływ danych synchronizowany jest sygnałem zegara Elementy procesora - założenia Pamięć
Bardziej szczegółowoArchitektura potokowa RISC
Architektura potokowa RISC Podział zadania na odrębne części i niezależny sprzęt szeregowe Brak nawrotów" podczas pracy potokowe Przetwarzanie szeregowe i potokowe Podział instrukcji na fazy wykonania
Bardziej szczegółowoPrzetwarzanie potokowe pipelining
Przetwarzanie potokowe pipelining (część A) Przypomnienie - implementacja jednocyklowa 4 Add Add PC Address memory ister # isters Address ister # ister # memory Wstęp W implementacjach prezentowanych tydzień
Bardziej szczegółowoArchitektura typu multi cycle
PC ux ress Write data emdata [3-26] [25-2] [2-6] [5-] register [5-] Cond IorD em emwrite emtoreg IRWrite [25-] [5-] Outputs Control Op [5-] ux ux PCSource Op SrcB Src RegWrite RegDst register register
Bardziej szczegółowoArchitektura systemów komputerowych. Przetwarzanie potokowe I
Architektura systemów komputerowych Plan wykładu. Praca potokowa. 2. Projekt P koncepcja potoku: 2.. model ścieżki danych 2.2. rejestry w potoku, 2.3. wykonanie instrukcji, 2.3. program w potoku. Cele
Bardziej szczegółowoProjektowanie. Projektowanie mikroprocesorów
WYKŁAD Projektowanie mikroprocesorów Projektowanie układ adów w cyfrowych - podsumowanie Algebra Boole a Bramki logiczne i przerzutniki Automat skończony System binarny i reprezentacja danych Synteza logiczna
Bardziej szczegółowoWstęp do informatyki. Architektura co to jest? Architektura Model komputera. Od układów logicznych do CPU. Automat skończony. Maszyny Turinga (1936)
Wstęp doinformatyki Architektura co to jest? Architektura Model komputera Dr inż Ignacy Pardyka Slajd 1 Slajd 2 Od układów logicznych do CPU Automat skończony Slajd 3 Slajd 4 Ile jest automatów skończonych?
Bardziej szczegółowoUTK ARCHITEKTURA PROCESORÓW 80386/ Budowa procesora Struktura wewnętrzna logiczna procesora 80386
Budowa procesora 80386 Struktura wewnętrzna logiczna procesora 80386 Pierwszy prawdziwy procesor 32-bitowy. Zawiera wewnętrzne 32-bitowe rejestry (omówione zostaną w modułach następnych), pozwalające przetwarzać
Bardziej szczegółowoPrzetwarzanie potokowe
p. 1/3 Przetwarzanie potokowe (pipelining) p. 2/3 Przypomnienie - implementacja jednocyklowa 4 Add Add PC Address Instrction Instrction ister # isters Address ister # ister # p. 3/3 Wstęp W implementacjach
Bardziej szczegółowoArchitektura Systemów Komputerowych
Architektura Systemów Komputerowych Wykład 7: Potokowe jednostki wykonawcze Dr inż. Marek Mika Państwowa Wyższa Szkoła Zawodowa im. Jana Amosa Komeńskiego W Lesznie Plan Budowa potoku Problemy synchronizacji
Bardziej szczegółowoarchitektura komputerów w. 4 Realizacja sterowania
architektura komputerów w. 4 Realizacja sterowania Model komputera CPU Jednostka sterująca Program umieszczony wraz z danymi w pamięci jest wykonywany przez CPU program wykonywany jest sekwencyjnie, zmiana
Bardziej szczegółowoArchitektura komputerów. Komputer Procesor Mikroprocesor koncepcja Johna von Neumanna
Architektura komputerów. Literatura: 1. Piotr Metzger, Anatomia PC, wyd. IX, Helion 2004 2. Scott Mueller, Rozbudowa i naprawa PC, wyd. XVIII, Helion 2009 3. Tomasz Kowalski, Urządzenia techniki komputerowej,
Bardziej szczegółowoOrganizacja typowego mikroprocesora
Organizacja typowego mikroprocesora 1 Architektura procesora 8086 2 Architektura współczesnego procesora 3 Schemat blokowy procesora AVR Mega o architekturze harwardzkiej Wszystkie mikroprocesory zawierają
Bardziej szczegółowoUkład wykonawczy, instrukcje i adresowanie. Dariusz Chaberski
Układ wykonawczy, instrukcje i adresowanie Dariusz Chaberski System mikroprocesorowy mikroprocesor C A D A D pamięć programu C BIOS dekoder adresów A C 1 C 2 C 3 A D pamięć danych C pamięć operacyjna karta
Bardziej szczegółowoLista Rozkazów: Język komputera
Lista Rozkazów: Język komputera Większość slajdów do tego wykładu to tłumaczenia i przeróbki oficjalnych sladjów do podręcznika Pattersona i Hennessy ego Lista rozkazów Zestaw rozkazów wykonywanych przez
Bardziej szczegółowo4 Literatura. c Dr inż. Ignacy Pardyka (Inf.UJK) ASK MP.01 Rok akad. 2011/2012 2 / 24
Wymagania proceduralnych języków wysokiego poziomu ARCHITEKTURA SYSTEMÓW KOMPUTEROWYCH modele programowe procesorów ASK MP.01 c Dr inż. Ignacy Pardyka UNIWERSYTET JANA KOCHANOWSKIEGO w Kielcach Rok akad.
Bardziej szczegółowo3 Literatura. c Dr inż. Ignacy Pardyka (Inf.UJK) ASK SP.06 Rok akad. 2011/2012 2 / 22
ARCHITEKTURA SYSTEMÓW KOMPUTEROWYCH struktury procesorów ASK SP.06 c Dr inż. Ignacy Pardyka UNIWERSYTET JANA KOCHANOWSKIEGO w Kielcach Rok akad. 2011/2012 1 Maszyny wirtualne 2 3 Literatura c Dr inż. Ignacy
Bardziej szczegółowoUkład sterowania, magistrale i organizacja pamięci. Dariusz Chaberski
Układ sterowania, magistrale i organizacja pamięci Dariusz Chaberski Jednostka centralna szyna sygnałow sterowania sygnały sterujące układ sterowania sygnały stanu wewnętrzna szyna danych układ wykonawczy
Bardziej szczegółowoArchitektura systemów komputerowych
Studia stacjonarne inżynierskie, kierunek INFORMATYKA Architektura systemów komputerowych Architektura systemów komputerowych dr Artur Bartoszewski Procesor część I 1. ALU 2. Cykl rozkazowy 3. Schemat
Bardziej szczegółowoArchitektura komputerów
Architektura komputerów Wykład 3 Jan Kazimirski 1 Podstawowe elementy komputera. Procesor (CPU) 2 Plan wykładu Podstawowe komponenty komputera Procesor CPU Cykl rozkazowy Typy instrukcji Stos Tryby adresowania
Bardziej szczegółowoArchitektura komputerów, Informatyka, sem.iii. Rozwiązywanie konfliktów danych i sterowania w architekturze potokowej
Rozwiązywanie konfliktów danych i sterowania w architekturze potokowej Konflikty w przetwarzaniu potokowym Konflikt danych Data Hazard Wstrzymywanie kolejki Pipeline Stall Optymalizacja kodu (metody programowe)
Bardziej szczegółowoArchitektura mikroprocesorów z rdzeniem ColdFire
Architektura mikroprocesorów z rdzeniem ColdFire 1 Rodzina procesorów z rdzeniem ColdFire Rdzeń ColdFire V1: uproszczona wersja rdzenia ColdFire V2. Tryby adresowania, rozkazy procesora oraz operacje MAC/EMAC/DIV
Bardziej szczegółowoLogiczny model komputera i działanie procesora. Część 1.
Logiczny model komputera i działanie procesora. Część 1. Klasyczny komputer o architekturze podanej przez von Neumana składa się z trzech podstawowych bloków: procesora pamięci operacyjnej urządzeń wejścia/wyjścia.
Bardziej szczegółowoProgramowanie Niskopoziomowe
Programowanie Niskopoziomowe Wykład 3: Architektura procesorów x86 Dr inż. Marek Mika Państwowa Wyższa Szkoła Zawodowa im. Jana Amosa Komeńskiego W Lesznie Plan Pojęcia ogólne Budowa mikrokomputera Cykl
Bardziej szczegółowoMOŻLIWOŚCI PROGRAMOWE MIKROPROCESORÓW
MOŻLIWOŚCI PROGRAMOWE MIKROPROCESORÓW Projektowanie urządzeń cyfrowych przy użyciu układów TTL polegało na opracowaniu algorytmu i odpowiednim doborze i zestawieniu układów realizujących różnorodne funkcje
Bardziej szczegółowoLEKCJA TEMAT: Współczesne procesory.
LEKCJA TEMAT: Współczesne procesory. 1. Wymagania dla ucznia: zna pojęcia: procesor, CPU, ALU, potrafi podać typowe rozkazy; potrafi omówić uproszczony i rozszerzony schemat mikroprocesora; potraf omówić
Bardziej szczegółowoWitold Komorowski: RISC. Witold Komorowski, dr inż.
Witold Komorowski, dr inż. Koncepcja RISC i przetwarzanie potokowe RISC koncepcja architektury i organizacji komputera Aspekty opisu komputera Architektura Jak się zachowuje? Organizacja Jak działa? Realizacja
Bardziej szczegółowoArchitektura systemów komputerowych. Porównanie architektury jednycyklowej i wielocyklowej Zmiany w ścieŝce danych Cykle
rchitektra systeów kopterowych rchitektra wielocyklowa Mlticycle Cezary olek Katedra Inforatyki Plan wykład Porównanie architektry jednycyklowej i wielocyklowej Ziany w ścieŝce danych Cykle. Pobór instrkcji.
Bardziej szczegółowoPodstawy Informatyki Układ sterujący
- wersja szyta - wersja mikroprogramowana Podstawy Informatyki alina.momot@polsl.pl http://zti.polsl.pl/amomot/pi - wersja szyta - wersja mikroprogramowana Plan wykładu 1 Maszyna W Lista rozkazów maszyny
Bardziej szczegółowoArchitektura komputerów
Architektura komputerów Tydzień 5 Jednostka Centralna Zadania realizowane przez procesor Pobieranie rozkazów Interpretowanie rozkazów Pobieranie danych Przetwarzanie danych Zapisanie danych Główne zespoły
Bardziej szczegółowodr inż. Rafał Klaus Zajęcia finansowane z projektu "Rozwój i doskonalenie kształcenia i ich zastosowań w przemyśle" POKL
Architektura komputerów wprowadzenie materiał do wykładu 3/3 dr inż. Rafał Klaus Zajęcia finansowane z projektu "Rozwój i doskonalenie kształcenia na Politechnice Poznańskiej w zakresie technologii informatycznych
Bardziej szczegółowoArchitektura komputera. Dane i rozkazy przechowywane są w tej samej pamięci umożliwiającej zapis i odczyt
Architektura komputera Architektura von Neumanna: Dane i rozkazy przechowywane są w tej samej pamięci umożliwiającej zapis i odczyt Zawartośd tej pamięci jest adresowana przez wskazanie miejsca, bez względu
Bardziej szczegółowoArchitektura systemów komputerowych. dr Artur Bartoszewski
Architektura systemów komputerowych 1 dr Artur Bartoszewski Procesor część I 1. ALU 2. Cykl rozkazowy 3. Schemat blokowy CPU 4. Architektura CISC i RISC 2 Jednostka arytmetyczno-logiczna 3 Schemat blokowy
Bardziej szczegółowoArchitektura komputerów
Architektura komputerów Wykład 5 Jan Kazimirski 1 Podstawowe elementy komputera. Procesor (CPU) c.d. 2 Architektura CPU Jednostka arytmetyczno-logiczna (ALU) Rejestry Układ sterujący przebiegiem programu
Bardziej szczegółowoArchitektura komputerów
Architektura komputerów Tydzień 11 Wejście - wyjście Urządzenia zewnętrzne Wyjściowe monitor drukarka Wejściowe klawiatura, mysz dyski, skanery Komunikacyjne karta sieciowa, modem Urządzenie zewnętrzne
Bardziej szczegółowoBudowa i zasada działania komputera. dr Artur Bartoszewski
Budowa i zasada działania komputera 1 dr Artur Bartoszewski Jednostka arytmetyczno-logiczna 2 Pojęcie systemu mikroprocesorowego Układ cyfrowy: Układy cyfrowe służą do przetwarzania informacji. Do układu
Bardziej szczegółowo2 Literatura. c Dr inż. Ignacy Pardyka (Inf.UJK) ASK MP.02 Rok akad. 2011/ / 24
ARCHITEKTURA SYSTEMÓW KOMPUTEROWYCH modele programowe komputerów ASK MP.02 c Dr inż. Ignacy Pardyka 1 UNIWERSYTET JANA KOCHANOWSKIEGO w Kielcach 2 Literatura Rok akad. 2011/2012 c Dr inż. Ignacy Pardyka
Bardziej szczegółowoStruktura i działanie jednostki centralnej
Struktura i działanie jednostki centralnej ALU Jednostka sterująca Rejestry Zadania procesora: Pobieranie rozkazów; Interpretowanie rozkazów; Pobieranie danych Przetwarzanie danych Zapisywanie danych magistrala
Bardziej szczegółowoLEKCJA TEMAT: Zasada działania komputera.
LEKCJA TEMAT: Zasada działania komputera. 1. Ogólna budowa komputera Rys. Ogólna budowa komputera. 2. Komputer składa się z czterech głównych składników: procesor (jednostka centralna, CPU) steruje działaniem
Bardziej szczegółowoARCHITEKTURA SYSTEMÓW KOMPUTEROWYCH. Klasyczny cykl pracy procesora sekwencyjnego. współczesne architektury. c Dr inż.
ARCHITETURA SYSTEMÓW OMPUTEROWYCH współczesne architektury c Dr inż. Ignacy Pardyka UNIWERSYTET JANA OCHANOWSIEGO w ielcach 1 Rok akad. 2014/2015 1 lasyczne procesory sekwencyjne i potokowe 1 Instytut
Bardziej szczegółowoKurs Zaawansowany S7. Spis treści. Dzień 1
Spis treści Dzień 1 I Konfiguracja sprzętowa i parametryzacja stacji SIMATIC S7 (wersja 1211) I-3 Dlaczego powinna zostać stworzona konfiguracja sprzętowa? I-4 Zadanie Konfiguracja sprzętowa I-5 Konfiguracja
Bardziej szczegółowoProgramowalne układy logiczne
Programowalne układy logiczne Mikroprocesor Szymon Acedański Marcin Peczarski Instytut Informatyki Uniwersytetu Warszawskiego 6 grudnia 2014 Zbudujmy własny mikroprocesor Bardzo prosty: 16-bitowy, 16 rejestrów
Bardziej szczegółowoSpis treúci. Księgarnia PWN: Krzysztof Wojtuszkiewicz - Urządzenia techniki komputerowej. Cz. 1. Przedmowa... 9. Wstęp... 11
Księgarnia PWN: Krzysztof Wojtuszkiewicz - Urządzenia techniki komputerowej. Cz. 1 Spis treúci Przedmowa... 9 Wstęp... 11 1. Komputer PC od zewnątrz... 13 1.1. Elementy zestawu komputerowego... 13 1.2.
Bardziej szczegółowoorganizacja procesora 8086
Systemy komputerowe Procesor 8086 - tendencji w organizacji procesora organizacja procesora 8086 " # $ " % strali " & ' ' ' ( )" % *"towego + ", -" danych. Magistrala adresowa jest 20.bitowa, co pozwala
Bardziej szczegółowoWprowadzenie do architektury komputerów. Budowa jednostki wykonawczej procesora Potokowa jednostka wykonawcza Przetwarzanie wielopotokowe
Wprowadzenie do architektury komputerów Budowa jednostki wykonawczej procesora Potokowa jednostka wykonawcza Przetwarzanie wielopotokowe Budowa procesora Jednostka wykonawcza Procesor Procesor jednocykowy
Bardziej szczegółowoARCHITEKTURA PROCESORA,
ARCHITEKTURA PROCESORA, poza blokami funkcjonalnymi, to przede wszystkim: a. formaty rozkazów, b. lista rozkazów, c. rejestry dostępne programowo, d. sposoby adresowania pamięci, e. sposoby współpracy
Bardziej szczegółowoZrównoleglenie i przetwarzanie potokowe
Zrównoleglenie i przetwarzanie potokowe Zrównoleglenie wysoka wydajność pozostaje osiągnięta w efekcie jednoczesnego wykonania różnych części zagadnienia. Przetwarzanie potokowe proces jest rozdzielony
Bardziej szczegółowoArchitektura komputerów
Architektura komputerów Tydzień 8 Magistrale systemowe Magistrala Układy składające się na komputer (procesor, pamięć, układy we/wy) muszą się ze sobą komunikować, czyli być połączone. Układy łączymy ze
Bardziej szczegółowo. III atyka, sem, Inform Symulator puterów Escape rchitektura kom A
Symulator Escape Konfiguracja ogólna Enable MUL and DIV Complete Set of Comp.Oper Sign Extension of B/H/W Memory Oper on B/H/W Program Program Dane Dane Załaduj konfigurację symulatora (File -> OpenFile)
Bardziej szczegółowoWydajność obliczeń a architektura procesorów. Krzysztof Banaś Obliczenia Wysokiej Wydajności 1
Wydajność obliczeń a architektura procesorów Krzysztof Banaś Obliczenia Wysokiej Wydajności 1 Wydajność komputerów Modele wydajności-> szacowanie czasu wykonania zadania Wydajność szybkość realizacji wyznaczonych
Bardziej szczegółowoMIKROKONTROLERY I MIKROPROCESORY
PLAN... work in progress 1. Mikrokontrolery i mikroprocesory - architektura systemów mikroprocesorów ( 8051, AVR, ARM) - pamięci - rejestry - tryby adresowania - repertuar instrukcji - urządzenia we/wy
Bardziej szczegółowoArchitektura systemów komputerowych. dr Artur Bartoszewski
Architektura systemów komputerowych dr Artur Bartoszewski Procesor część II Rejestry procesora dostępne programowo AX Akumulator Zawiera jeden z operandów działania i do niego przekazywany jest wynik BX,CX,DX,EX,HX,LX
Bardziej szczegółowoBudowa komputera Komputer computer computare
11. Budowa komputera Komputer (z ang. computer od łac. computare obliczać) urządzenie elektroniczne służące do przetwarzania wszelkich informacji, które da się zapisać w formie ciągu cyfr albo sygnału
Bardziej szczegółowoBudowa Mikrokomputera
Budowa Mikrokomputera Wykład z Podstaw Informatyki dla I roku BO Piotr Mika Podstawowe elementy komputera Procesor Pamięć Magistrala (2/16) Płyta główna (ang. mainboard, motherboard) płyta drukowana komputera,
Bardziej szczegółowoArchitektura Systemów Komputerowych. Architektura potokowa Klasyfikacja architektur równoległych
Archiekura Sysemów Kompuerowych Archiekura pookowa Klasyfikacja archiekur równoległych 1 Archiekura pookowa Sekwencyjne wykonanie programu w mikroprocesorze o archiekurze von Neumanna Insr.1 Φ1 Insr.1
Bardziej szczegółowoArchitektura mikroprocesorów TEO 2009/2010
Architektura mikroprocesorów TEO 2009/2010 Plan wykładów Wykład 1: - Wstęp. Klasyfikacje mikroprocesorów Wykład 2: - Mikrokontrolery 8-bit: AVR, PIC Wykład 3: - Mikrokontrolery 8-bit: 8051, ST7 Wykład
Bardziej szczegółowoArchitektura komputerów
Architektura komputerów Tydzień 9 Pamięć operacyjna Właściwości pamięci Położenie Pojemność Jednostka transferu Sposób dostępu Wydajność Rodzaj fizyczny Własności fizyczne Organizacja Położenie pamięci
Bardziej szczegółowoWprowadzenie. Dariusz Wawrzyniak. Miejsce, rola i zadania systemu operacyjnego w oprogramowaniu komputera
Dariusz Wawrzyniak Plan wykładu Definicja, miejsce, rola i zadania systemu operacyjnego Klasyfikacja systemów operacyjnych Zasada działania systemu operacyjnego (2) Definicja systemu operacyjnego (1) Miejsce,
Bardziej szczegółowoWprowadzenie. Dariusz Wawrzyniak. Miejsce, rola i zadania systemu operacyjnego w oprogramowaniu komputera
Dariusz Wawrzyniak Plan wykładu Definicja, miejsce, rola i zadania systemu operacyjnego Klasyfikacja systemów operacyjnych Zasada działania systemu operacyjnego (2) Miejsce, rola i zadania systemu operacyjnego
Bardziej szczegółowoSystemy operacyjne. Wprowadzenie. Wykład prowadzą: Jerzy Brzeziński Dariusz Wawrzyniak
Wprowadzenie Wykład prowadzą: Jerzy Brzeziński Dariusz Wawrzyniak Plan wykładu Definicja, miejsce, rola i zadania systemu operacyjnego Klasyfikacja systemów operacyjnych Zasada działania systemu operacyjnego
Bardziej szczegółowoZygmunt Kubiak Instytut Informatyki Politechnika Poznańska
Zygmunt Kubiak Instytut Informatyki Politechnika Poznańska Zygmunt Kubiak 2 Centralny falownik (ang. central inverter system) Zygmunt Kubiak 3 Micro-Inverter Mikro-przetwornice działają podobnie do systemów
Bardziej szczegółowoArchitektura komputerów
Wykład jest przygotowany dla IV semestru kierunku Elektronika i Telekomunikacja. Studia I stopnia Dr inż. Małgorzata Langer Architektura komputerów Prezentacja multimedialna współfinansowana przez Unię
Bardziej szczegółowoArchitektura komputerów
Architektura komputerów Tydzień 4 Tryby adresowania i formaty Tryby adresowania Natychmiastowy Bezpośredni Pośredni Rejestrowy Rejestrowy pośredni Z przesunięciem stosowy Argument natychmiastowy Op Rozkaz
Bardziej szczegółowoPodstawy techniki mikroprocesorowej. Dr inż. Grzegorz Kosobudzki p.311a A-5. Tel
Podstawy techniki mikroprocesorowej Dr inż. Grzegorz Kosobudzki p.311a A-5. Tel. 071 3203746 grzegorz.kosobudzki@pwr.wroc.pl 2 Terminy zajęć Wykłady: niedziela 7.30 12.00 s.312 Kolokwium przedostatnie
Bardziej szczegółowoUniwersytet w Białymstoku Wydział Ekonomiczno-Informatyczny w Wilnie SYLLABUS na rok akademicki 2010/2011
SYLLABUS na rok akademicki 010/011 Tryb studiów Studia stacjonarne Kierunek studiów Informatyka Poziom studiów Pierwszego stopnia Rok studiów/ semestr 1(rok)/1(sem) Specjalność Bez specjalności Kod katedry/zakładu
Bardziej szczegółowoPROGRAMOWANIE NISKOPOZIOMOWE. Systemy liczbowe. Pamięć PN.01. c Dr inż. Ignacy Pardyka. Rok akad. 2011/2012
PROGRAMOWANIE NISKOPOZIOMOWE PN.01 c Dr inż. Ignacy Pardyka UNIWERSYTET JANA KOCHANOWSKIEGO w Kielcach Rok akad. 2011/2012 1 2 4 c Dr inż. Ignacy Pardyka (Inf.UJK) PN.01 Rok akad. 2011/2012 1 / 27 c Dr
Bardziej szczegółowo2. Architektura mikrokontrolerów PIC16F8x... 13
Spis treści 3 Spis treœci 1. Informacje wstępne... 9 2. Architektura mikrokontrolerów PIC16F8x... 13 2.1. Budowa wewnętrzna mikrokontrolerów PIC16F8x... 14 2.2. Napięcie zasilania... 17 2.3. Generator
Bardziej szczegółowoMikroprocesor Operacje wejścia / wyjścia
Definicja Mikroprocesor Operacje wejścia / wyjścia Opracował: Andrzej Nowak Bibliografia: Urządzenia techniki komputerowej, K. Wojtuszkiewicz Operacjami wejścia/wyjścia nazywamy całokształt działań potrzebnych
Bardziej szczegółowoSystemy operacyjne i sieci komputerowe Szymon Wilk Superkomputery 1
i sieci komputerowe Szymon Wilk Superkomputery 1 1. Superkomputery to komputery o bardzo dużej mocy obliczeniowej. Przeznaczone są do symulacji zjawisk fizycznych prowadzonych głównie w instytucjach badawczych:
Bardziej szczegółowoArchitektura Systemów Komputerowych. Jednostka ALU Przestrzeń adresowa Tryby adresowania
Architektura Systemów Komputerowych Jednostka ALU Przestrzeń adresowa Tryby adresowania 1 Jednostka arytmetyczno- logiczna ALU ALU ang: Arythmetic Logic Unit Argument A Argument B A B Ci Bit przeniesienia
Bardziej szczegółowoProcesor ma architekturę rejestrową L/S. Wskaż rozkazy spoza listy tego procesora. bgt Rx, Ry, offset nand Rx, Ry, A add Rx, #1, Rz store Rx, [Rz]
Procesor ma architekturę akumulatorową. Wskaż rozkazy spoza listy tego procesora. bgt Rx, Ry, offset or Rx, Ry, A add Rx load A, [Rz] push Rx sub Rx, #3, A load Rx, [A] Procesor ma architekturę rejestrową
Bardziej szczegółowoWstęp...9. 1. Architektura... 13
Spis treści 3 Wstęp...9 1. Architektura... 13 1.1. Schemat blokowy...14 1.2. Pamięć programu...15 1.3. Cykl maszynowy...16 1.4. Licznik rozkazów...17 1.5. Stos...18 1.6. Modyfikowanie i odtwarzanie zawartości
Bardziej szczegółowoProgramowanie Niskopoziomowe
Programowanie Niskopoziomowe Wykład 8: Procedury Dr inż. Marek Mika Państwowa Wyższa Szkoła Zawodowa im. Jana Amosa Komeńskiego W Lesznie Plan Wstęp Linkowanie z bibliotekami zewnętrznymi Operacje na stosie
Bardziej szczegółowodwójkę liczącą Licznikiem Podział liczników:
1. Dwójka licząca Przerzutnik typu D łatwo jest przekształcić w przerzutnik typu T i zrealizować dzielnik modulo 2 - tzw. dwójkę liczącą. W tym celu wystarczy połączyć wyjście zanegowane Q z wejściem D.
Bardziej szczegółowoTechnika mikroprocesorowa. Linia rozwojowa procesorów firmy Intel w latach
mikrokontrolery mikroprocesory Technika mikroprocesorowa Linia rozwojowa procesorów firmy Intel w latach 1970-2000 W krótkim pionierskim okresie firma Intel produkowała tylko mikroprocesory. W okresie
Bardziej szczegółowoMikrokontrolery czyli o czym to będzie...
Mikrokontrolery czyli o czym to będzie... Ryszard J. Barczyński, 2017 Politechnika Gdańska, Wydział FTiMS, Katedra Fizyki Ciała Stałego Materiały dydaktyczne do użytku wewnętrznego PNPiM Poznamy: Cechy
Bardziej szczegółowoProjekt prostego procesora
Projekt prostego procesora Opracowany przez Rafała Walkowiaka dla zajęć z PTC 2012/2013 w oparciu o Laboratory Exercise 9 Altera Corporation Rysunek 1 przedstawia schemat układu cyfrowego stanowiącego
Bardziej szczegółowoWydział Elektryczny. Katedra Automatyki i Elektroniki. Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: SYNTEZA UKŁADÓW CYFROWYCH ES2D100005
Politechnika Białostocka Wydział Elektryczny Katedra Automatyki i Elektroniki Instrukcja do ćwiczeń laboratoryjnych z przedmiotu: SYNTEZA UKŁADÓW CYFROWYCH ES2D100005 Ćwiczenie Nr 9 Procesor złożony Opracował:
Bardziej szczegółowoWPROWADZENIE Mikrosterownik mikrokontrolery
WPROWADZENIE Mikrosterownik (cyfrowy) jest to moduł elektroniczny zawierający wszystkie środki niezbędne do realizacji wymaganych procedur sterowania przy pomocy metod komputerowych. Platformy budowy mikrosterowników:
Bardziej szczegółowoAdam Korzeniewski p Katedra Systemów Multimedialnych
Adam Korzeniewski adamkorz@sound.eti.pg.gda.pl p. 732 - Katedra Systemów Multimedialnych Operacja na dwóch funkcjach dająca w wyniku modyfikację oryginalnych funkcji (wynikiem jest iloczyn splotowy). Jest
Bardziej szczegółowoArchitektura komputerów
Katedra Mikroelektroniki i Technik Informatycznych Politechnika Łódzka Architektura komputerów dr inż. Bartosz Pękosławski Łódź, dn. 6.10.2018 Dane kontaktowe Adres e-mail: bartoszp@dmcs.pl Bieżące informacje:
Bardziej szczegółowoArchitektura systemów komputerowych. Moduł kontrolera
Architektura systemów komputerowych Plan wykładu. Implementacja kontrolera. 2. Projekt P kontroler. 3. Projekt P synteza kontrolera. Cele Znajomość architektury oraz technik projektowania mikroprocesorów.
Bardziej szczegółowoUKŁADY MIKROPROGRAMOWALNE
UKŁAD MIKROPROGRAMOWALNE Układy sterujące mogą pracować samodzielnie, jednakże w przypadku bardziej złożonych układów (zwanych zespołami funkcjonalnymi) układ sterujący jest tylko jednym z układów drugim
Bardziej szczegółowoPROGRAMOWANIE NISKOPOZIOMOWE
PROGRAMOWANIE NISKOPOZIOMOWE PN.01 c Dr inż. Ignacy Pardyka UNIWERSYTET JANA KOCHANOWSKIEGO w Kielcach Rok akad. 2011/2012 c Dr inż. Ignacy Pardyka (Inf.UJK) PN.01 Rok akad. 2011/2012 1 / 27 Wprowadzenie
Bardziej szczegółowodr inż. Jarosław Forenc
Informatyka 1 Politechnika Białostocka - Wydział Elektryczny Elektrotechnika, semestr II, studia stacjonarne I stopnia Rok akademicki 2012/2013 Wykład nr 6 (03.04.2013) Rok akademicki 2012/2013, Wykład
Bardziej szczegółowoArchitektura Systemów Komputerowych. Rozwój architektury komputerów klasy PC
Architektura Systemów Komputerowych Rozwój architektury komputerów klasy PC 1 1978: Intel 8086 29tys. tranzystorów, 16-bitowy, współpracował z koprocesorem 8087, posiadał 16-bitową szynę danych (lub ośmiobitową
Bardziej szczegółowodr inż. Jarosław Forenc Dotyczy jednostek operacyjnych i ich połączeń stanowiących realizację specyfikacji typu architektury
Rok akademicki 2012/2013, Wykład nr 6 2/43 Plan wykładu nr 6 Informatyka 1 Politechnika Białostocka - Wydział Elektryczny Elektrotechnika, semestr II, studia stacjonarne I stopnia Rok akademicki 2012/2013
Bardziej szczegółowoArchitektura komputera
Architektura komputera Architektura systemu komputerowego O tym w jaki sposób komputer wykonuje program i uzyskuje dostęp do pamięci i danych, decyduje architektura systemu komputerowego. Określa ona sposób
Bardziej szczegółowoStruktura systemów komputerowych
Struktura systemów komputerowych Działanie systemu komputerowego Struktury WE/WY Struktura pamięci Hierarchia pamięci Ochrona sprzętowa Ogólna architektura systemu Wykład 6, Systemy operacyjne (studia
Bardziej szczegółowoArchitektura komputerów. Układy wejścia-wyjścia komputera
Architektura komputerów Układy wejścia-wyjścia komputera Wspópraca komputera z urządzeniami zewnętrznymi Integracja urządzeń w systemach: sprzętowa - interfejs programowa - protokół sterujący Interfejs
Bardziej szczegółowoCYKL ROZKAZOWY = 1 lub 2(4) cykle maszynowe
MIKROKONTROLER RODZINY MCS 5 Cykl rozkazowy mikrokontrolera rodziny MCS 5 Mikroprocesory rodziny MCS 5 zawierają wewnętrzny generator sygnałów zegarowych ustalający czas trwania cyklu zegarowego Częstotliwość
Bardziej szczegółowoProgramowanie współbieżne Wykład 2. Iwona Kochańska
Programowanie współbieżne Wykład 2 Iwona Kochańska Miary skalowalności algorytmu równoległego Przyspieszenie Stały rozmiar danych N T(1) - czas obliczeń dla najlepszego algorytmu sekwencyjnego T(p) - czas
Bardziej szczegółowoWykorzystanie standardu JTAG do programowania i debugowania układów logicznych
Politechnika Śląska w Gliwicach Wydział Automatyki Elektroniki i Informatyki Wykorzystanie standardu JTAG do programowania i debugowania układów logicznych Promotor dr inż. Jacek Loska Wojciech Klimeczko
Bardziej szczegółowoPC 3 PC^ TIMER IN RESET PC5 TIMER OUT. c 3. L 5 c.* Cl* 10/H CE RO WR ALE ADO AD1 AD2 AD3 AD4 A05 A06 LTJ CO H 17 AD7 U C-"
PC 3 PC^ TIMER IN RESET PC5 TIMER OUT 10/H CE RO WR ALE ADO AD1 AD2 AD3 AD4 A05 A06 AD7 U ss c 3 L 5 c.* Cl* S 9 10 11 12 13 U 15 H 17 Cu C-" ln LTJ CO 2.12. Wielofunkcyjne układy współpracujące z mikroprocesorem
Bardziej szczegółowoSystem mikroprocesorowy i peryferia. Dariusz Chaberski
System mikroprocesorowy i peryferia Dariusz Chaberski System mikroprocesorowy mikroprocesor pamięć kontroler przerwań układy wejścia wyjścia kontroler DMA 2 Pamięć rodzaje (podział ze względu na sposób
Bardziej szczegółowoMetody optymalizacji soft-procesorów NIOS
POLITECHNIKA WARSZAWSKA Wydział Elektroniki i Technik Informacyjnych Instytut Telekomunikacji Zakład Podstaw Telekomunikacji Kamil Krawczyk Metody optymalizacji soft-procesorów NIOS Warszawa, 27.01.2011
Bardziej szczegółowo